MOS基本逻辑单元ppt课件

1、第八章第八章 MOS根本逻辑单元根本逻辑单元 n8.1 NMOS逻辑构造逻辑构造 n8.2 CMOS逻辑构造逻辑构造 n8.4 影响门的电气和物理构造设计的要素影响门的电气和物理构造设计的要素 n8.6 传输门逻辑传输门逻辑 n8.7 RS触发器触发器 n8.9 D触发器触发器 MOS管的串、并联特性 晶体管的驱动才干是用其导电因子 来表示的，值越大，其驱动才 干越强。多个管子的串、并情况 下，其等效导电因子应如何推导？ 一、两管串联： Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vm 设：设：VtVt一样，任务在线性区。一样，任务在线性区。 将上式代入将上式代入1

2、 1得：得： 由等效管得：由等效管得： )1( 22 1 1 VVVVVVI DTGMTG DS )2( 22 2 2 VVVVVVI MTGSTG DS VVVVVVVVV II DTGSTGMTG DSDS 2 21 1 2 21 2 2 21 )4( 22 VVVVVVI DTGSTGeff DS 22 12 1 12 (3) DSGTSGTDVVVVVVI 比较比较34得：得： 同理可推出同理可推出N个管子串联运用时，其等效增益因子为：个管子串联运用时，其等效增益因子为： 2 12 1 eff N i i eff 1 1 1 二、两管并联：二、两管并联： 同理可证，同理可证，N个个Vt

3、相等的管子并联运用时：相等的管子并联运用时： )( 22 21 21VVVVVVIII DTGSTG DSDSDS 21 22 eff eff DSVVVVVVIDTGSTG N i ieff 1 Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vg 8.1.2 NMOS与非门电路与非门电路 22 , 2 , |()|2() 2() LTLOLAGS ATADS ADS A BOHTBDS BDS B kVVkVVVV kVVVV ,OLDS ADS B VVV 22 1 2()()() OLOHTEOHTETLOL R VVVVVVV 可见与非门的可见与非门的VOL为

4、反相器的两倍为反相器的两倍 为了得到与反相器一样的为了得到与反相器一样的VOL需求需求 增大驱动管的尺寸。增大驱动管的尺寸。 可以经过将多个驱动管串联的方式得到多输入与非门，可以经过将多个驱动管串联的方式得到多输入与非门， 如图如图8.6所示，但是为了得到与反相器一样的所示，但是为了得到与反相器一样的VOL，每个，每个 驱动管长度应增大驱动管长度应增大N倍倍N为输入端数。为输入端数。 NMOS逻辑以或非门为主。逻辑以或非门为主。 8.1.3 NMOS组合逻辑电路组合逻辑电路 P图图8.7为为E/D NMOS的组合逻辑电路，其逻辑关的组合逻辑电路，其逻辑关 系。系。 输出低电平输出低电平VOL，

5、最坏情况发生在，最坏情况发生在IL=IA或或IL=IB时，时， 即只需一条支路导通时。即只需一条支路导通时。 晶体管器件参数晶体管器件参数W/L的取值：假设的取值：假设(W/L)A和和(W/L)B 是最小宽长比值，那么电路可简化为一个二输入的或非是最小宽长比值，那么电路可简化为一个二输入的或非 电路为什么？，此时的电路为什么？，此时的VOL值为：值为： 22 , 1 ()()() OLOHTEOHTETLOL R A VVVVVVV 22 , 1 ()()() OLOHTEOHTETLOL R B VVVVVVV 或或 图图8.8异或门异或门 8.2 CMOS逻辑构造逻辑构造 CMOS逻辑门分

6、析方法与NMOS类似，但是CMOS可以 设计成无比的电路。 CMOS与非门与非门 CMOS或非门或非门 8.2.1 CMOS互补逻辑互补逻辑 8.2.2 伪伪NMOS构造构造 提供了一种再提供了一种再CMOS逻辑中模拟逻辑中模拟NMOS电路的方法电路的方法 优点：由于输入函数的每个变量仅用优点：由于输入函数的每个变量仅用 一个一个MOS管，所以最小负载可以是一个管，所以最小负载可以是一个 单位栅极负载。单位栅极负载。 而而CMOS负载是两个单位栅极负载。负载是两个单位栅极负载。 主要问题：主要问题：“下拉电路导通时要产生下拉电路导通时要产生 静态功耗。静态功耗。 ()ZABC DE ()ZAB

7、C DE1 0 Z 高电平 8.2.3动态动态CMOS逻辑逻辑 其中心是一个其中心是一个NMOS管逻辑块管逻辑块 缺陷：缺陷：1输入信号只能在预充输入信号只能在预充 期间内改动期间内改动 2简单的单相时钟动态简单的单相时钟动态 CMOS门不能进展级联门不能进展级联预充管：充电到预充管：充电到VDD 求值管：有条件的放电求值管：有条件的放电 图图8.14 级连的动态级连的动态CMOS逻辑逻辑 N1 N2 没有继续放电没有继续放电 继续放电继续放电 预充预充 求值求值 第二个N型逻辑块的输入求值期间 变化了 8.4 影响门的电气和物理构造设计的要素影响门的电气和物理构造设计的要素 8.4.1 MO

8、S管的串联和并联管的串联和并联 如图如图8.22所示所示MOS管串联和并联管串联和并联 m个个NMOS串联下降时间为串联下降时间为tm，k个个PMOS管串联上升管串联上升 时间为时间为kt 并联那么下降上升时间下降为原来的并联那么下降上升时间下降为原来的t/m和和t/k 8.4.2 衬偏调制效应衬偏调制效应 与输出端相连的与输出端相连的NMOS管的源极电位与衬底电位不相等，管的源极电位与衬底电位不相等， 那么该开关管速度就较慢。那么该开关管速度就较慢。 如图如图8.24a所示所示 A，B，C三个三个NMOS截止，截止，D管导通之后又截止，将管导通之后又截止，将D 管源极电容管源极电容C1充电至

9、高电平；一切输入同时变为高电平，充电至高电平；一切输入同时变为高电平， 由于由于D管源极电容管源极电容C1将经过将经过ABC三个管放电，三个管放电，C1电荷被电荷被 放掉后放掉后D管才导通，管才导通，D管导通速度较慢。管导通速度较慢。 8.4.3 源漏电容源漏电容 在幅员设计中常把源漏区合并在一同以减小寄生电容，在幅员设计中常把源漏区合并在一同以减小寄生电容， 如如NMOS或非门幅员中把或非门幅员中把NMOS管漏区合并即使用同一管漏区合并即使用同一 个漏极，从而减小输出端电容。个漏极，从而减小输出端电容。 如图如图8.25 实现函数实现函数F=A+B+CD的门电路的门电路 地线可以衔接在地线可

10、以衔接在1点或点或2点，但选择点，但选择1点是比较适宜的。点是比较适宜的。 由于它衔接了由于它衔接了3个源区到地。个源区到地。放电用时较短 8.4.4 电荷的再分配电荷的再分配 对于动态门应思索电荷的再分配效应。对于动态门应思索电荷的再分配效应。 8.6 传输门逻辑传输门逻辑 传输门可分为：单沟道传输门和传输门可分为：单沟道传输门和CMOS传输门。传输门。 单沟道传输门仅由单沟道传输门仅由NMOS或或PMOS管构成。管构成。 CMOS传输门由传输门由NMOS和和PMOS并联构成。并联构成。 TG TG 单沟道传输门单沟道传输门 CMOS传输门传输门 Vc Vin Vout Vc Vc Vin

11、Vout VD D VGND 当控制端所加电压使当控制端所加电压使MOS管导通时，传输门呈现低导通电阻，它允许电流向管导通时，传输门呈现低导通电阻，它允许电流向 两个方向中的任何一个方向流动。两个方向中的任何一个方向流动。 例：如图8.29所示P154，传输门构成的异 或非逻辑 8.7 RS触发器 触发器是一种双稳态电路 双稳态电路只需在外界信号作用下，它才干由一种稳定 形状转变为另一种稳定形状。 常见触发器：RS触发器，D触发器，JK触发器，施密特 触发器。 RS触发器是最简单的一种触发器，输入端R，S表示置0 端和置1端。 RS触发器的逻辑关系。P154 RS触发器真值表。 8.7.1 N

12、MOS RS触发器触发器 1 1 图8.31 NMOS RS触发器 图8.30 RS触发器 分析：由于分析：由于M3,M4是耗尽型晶体管，所以触发器输出高电平是耗尽型晶体管，所以触发器输出高电平 是是VOH=VDD 假设电路对称，晶体管假设电路对称，晶体管1、2，3、4的宽长比相等，且的宽长比相等，且MR，MS 处于截止形状，可得：处于截止形状，可得： 22 1 ()()|()| OLOHTEOHTETLOL R VVVVVVV 8.7.2 CMOS RS触发器触发器 图图8.33 CMOS或非门或非门RS触发器触发器 或非门触发器或非门触发器 1 1 CMOS与非门构造与非门构造RS触发器触发器 P157 图图8.3