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1、浙大微电子 自动布局布线软件自动布局布线软件 2012年年04月月18日日 1/74 浙大微电子 IC典型流程 功 能 要 求 系统建模 电路仿真 手工设计 版图 后仿真 满足 满足 不满足 不满足 行为设计 （Verilog/VHDL） 行为仿真 时序仿真 版图自动 布局、布线 流片、封装、测试 不满足 满足 满足 不满足 不满足 后仿真 综合、优化 网表 满足 流片、封装、测试 功能要求 系统建模 Matlab Modelsim, Questasim, Muxplus II Design Compiler Astro， Encounter 数字数字VLSI 流程流程 Matlab Spec

2、tre Virtuoso, laker Calibre 模拟模拟IC 流程流程 Spectre Modelsim, Questasim, Muxplus II 2/74 浙大微电子 主要内容主要内容 n自动布局布线基本概念自动布局布线基本概念 n自动布局布线工具介绍自动布局布线工具介绍 nAstro工具使用工具使用 n后仿真后仿真 n演示演示 3/74 浙大微电子 自动布局布线基本概念自动布局布线基本概念 n版图，版图，GDS，（，（Graphic Data System）,用用 来控制集成电路光掩膜绘制来控制集成电路光掩膜绘制 。 n自动布局自动布局+自动布线自动布线=画完版图画完版图 4/

3、74 浙大微电子5/74 浙大微电子 自动布局布线工具介绍自动布局布线工具介绍 1.Synopsys的的Astro。2002年以前叫年以前叫Apollo,2007 年以后软件名称改为年以后软件名称改为IC Compiler(ICC) 。 2. Cadence的的SOC Encounter 6/74 浙大微电子 两个工具比较两个工具比较 n工艺库格式不同，Astro需要二进制db格式， Encounter需要ASCII形式的.lef文件 nAstro一个进程可以打开多个cell，命令行不占 用Terminal，而Encounter一个进程只能 打开一个cell，命令行占用Terminal。 nA

4、stro能读入GDS，支持CEL view， Encounter不支持读入GDS。 nAstro没有提供Calibre的接口，不能读入 Calibre DRC的结果，Encounter可以直接读入 Calibre的运行结果 7/74 浙大微电子 Astro自动布局布线流程自动布局布线流程 参考库参考库时序约束文件时序约束文件IO管脚排列文件管脚排列文件 工艺文件工艺文件 门级网表门级网表 数据输入数据输入 布局规划布局规划 布局布局 时钟综合时钟综合 布线布线 静态时序分析，后仿真静态时序分析，后仿真 DRC、LVS 流片流片 8/74 浙大微电子 数据输入数据输入 n工艺库文件-是Found

5、ry或IP提供商提供的各 种库（标准单元库、IO库、SRAM库和IP库） 和工艺文件 -网站下载 n设计文件网表文件（.sv文件）和时序约束 文件（.sdc文件）-都是DC综合得到 n管脚排列文件（.tdf文件）-手动编写,保存成 XXX.tdf到任意你能找到目录里。 q课件中是在软件启动目录下创建了一个data目录来 保存tdf文件 9/74 浙大微电子 IO管脚排列文件管脚排列文件 nIO顺序顺序 n插入一些特殊的插入一些特殊的IO单元：单元： qIO电源电源 qIO地地 qCorner 10/74 浙大微电子 n;1.1V digital core power/ground ninser

6、tPad VDD PVDD1RN VDD VDD ninsertPad VSS PVSS1RN VSS VSS n;3.3V digital IO power/ground ndbCreateCellInst (geGetEditCell) PVDD2RN VDD_IO 0 No (0 0) fsk0323 ndbCreateCellInst (geGetEditCell) PVSS2RN VSS_IO 0 No (0 0) fsk0323 n;Corner cell ndbCreateCellInst (geGetEditCell) PCORNERRN CORNER1 0 No (0 0)

7、fsk0323 ndbCreateCellInst (geGetEditCell) PCORNERRN CORNER2 0 No (0 0) fsk0323 ndbCreateCellInst (geGetEditCell) PCORNERRN CORNER3 0 No (0 0) fsk0323 ndbCreateCellInst (geGetEditCell) PCORNERRN CORNER4 0 No (0 0) fsk0323 ntdfPurgePadConstr npad CORNER1 Bottom npad CORNER2 Right npad CORNER3 Top npad

8、 CORNER4 Left npad VDD_IO left 1 npad VSS_IO left 2 npad data_in_block top 1 npad fsk_out_block top 2 npad VDD right 1 npad VSS right 2 npad clk_block bottom 2 npad en_block bottom 1 IO管脚排列文件管脚排列文件-tdf insertPad 使用方法：使用方法： insertPad netName padCellName padName connectPin dbCreateCellInst 使用方法：使用方法：

9、dbCreateCellInst cellId childLibName chlidCellName chilidInstName rotationStr mirrorStr Points topCellName 11/74 注意空格注意空格 浙大微电子 工具启动工具启动 n创建软件启动目录创建软件启动目录 mkdir astro n进入软件启动目录进入软件启动目录 cd astro n创建保存创建保存tdf文件的目录文件的目录 data nsource /opt/demo/synopsys.env nastro_shell & 12/74 浙大微电子 工具界面工具界面 命令输入命令输入 例如

10、：例如：help “insertPad” 查看查看insertPad 命令使用方法命令使用方法 13/74 浙大微电子 创建设计库创建设计库 Technology File: /home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/tf/scc40nll_hs_7l m_1tm.tf 14/74 浙大微电子 打开设计库打开设计库 15/74 浙大微电子 设计文件导入设计文件导入1/3 16/74 任意名任意名 逻辑综合后得逻辑综合后得 到的网表的顶到的网表的顶 层模块名层模块名 浙大微电子 n设置设置 电源线电源线VDD 地线地线VSS 设计文件导入设计文

11、件导入2/3 17/74 浙大微电子 n添加两个参考库 n一个是标准单元 n一个是IO 设计文件导入设计文件导入3/3 /home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/SCC40NLL_HS_RVT_V0p1 /home/smic/smic_40/SP40NLLD2RN_3P3V_V0p2/apollo/SP40NLLD2RN_3P3V_V0p 1_7MT_1TM/ 18/74 浙大微电子 打开设计单元（打开设计单元（Cell） 19/74 浙大微电子 布局规划布局规划 n确定芯片的尺寸、确定芯片的尺寸、 n模块的位置、模块的位置、 n标准单元的排

12、列形式、标准单元的排列形式、 nIO单元及宏单元的位置放置、单元及宏单元的位置放置、 n电源和地线的分布电源和地线的分布 20/74 浙大微电子 布局规划布局规划-流程流程 整体规划整体规划 电源电源/地线地线 规划规划 加加Pad Filler 1.装载装载IO管脚排列文件管脚排列文件 2.芯片面积、标准单元布局方式的选择芯片面积、标准单元布局方式的选择 3.宏单元放置宏单元放置 1.将标准单元、将标准单元、IO单元和宏单元的电源、单元和宏单元的电源、 地端口与电源线、地线相连。地端口与电源线、地线相连。 2.在核在核(Core)和和IO单元之间加入电源单元之间加入电源/地地 环环(ring

13、)。 加布局障碍加布局障碍 3.加加Strap。 4.将芯片的将芯片的Ring连接到电源连接到电源/地地IO的电源、的电源、 地端口。地端口。 21/74 浙大微电子 整体规划整体规划装载装载IO管脚排列文件管脚排列文件 22/74 浙大微电子 整体规划整体规划标准单元布局标准单元布局 芯片面积受两方面因素决定：芯片面积受两方面因素决定： qpad限制的设计限制的设计 (Pad Limited Design)， IO数量数量 较多。较多。 qcore限制的设计限制的设计(Core Limited Design)，标准单，标准单 元和宏单元（元和宏单元（SRAM和和IP）的数量较多。）的数量较多

14、。 23/74 浙大微电子 整体规划整体规划标准单元布局标准单元布局 在设计窗口中选择在设计窗口中选择 Design Setup-setup floorplan 24/74 浙大微电子 IO摆放摆放 nIO之间的间距 取决于封装厂封 装水平 25/74 浙大微电子 电源电源/地线规划地线规划 n电源电源/地线网络分布在整个芯片，其作用：地线网络分布在整个芯片，其作用： q 为每一个单元提供稳定的电压为每一个单元提供稳定的电压 q 直接关系到芯片的性能直接关系到芯片的性能 n一个完整的电源一个完整的电源/地网络的设计还应考虑：地网络的设计还应考虑： q 电压降（电压降（lR Drop） q 电迁

15、移（电迁移（EM，Electromigration） 26/74 浙大微电子 电源电源/地地 环规划环规划 n在核（在核（Core）和）和IO单元之间加入电源单元之间加入电源/地地 环（环（ring）。）。 q连接内部电源连接内部电源/地和电源地和电源/地地IO的纽带。的纽带。 q电源电源/地环上的电流是最大的，因此它的线宽地环上的电流是最大的，因此它的线宽 也最大。（一般是也最大。（一般是1mA/um ） n在 设 计 窗 口 中 选 择在 设 计 窗 口 中 选 择 P r e R o u t e - Rectangular 27/74 浙大微电子 电源电源/地线规划地线规划 n将标准单元

16、和宏单元的电源、地端口与电源线、将标准单元和宏单元的电源、地端口与电源线、 地线进行地线进行逻辑相连逻辑相连。 n在设计窗口中选择在设计窗口中选择Pre Route-Connect Ports to P/G 28/74 浙大微电子 VDD 的的net type 是是 Power VSS 的的net type 是是 Ground 电源电源/地线规划地线规划 29/74 浙大微电子 电源电源/地地 环环 与电源与电源/地地Pad 连接连接 再连接再连接VSS 30/74 浙大微电子 加加Pad Filler n加加Pad Filler是为了填充是为了填充IO单元与单元与IO单元之间单元之间 的间隙

17、，使的间隙，使IO连在一起。在设计窗口中选择连在一起。在设计窗口中选择 PostPlace-Add Pad Fillers n在在Filler栏填写栏填写Filler单元名称时要注意填写顺单元名称时要注意填写顺 序，要求宽度大的填在前面。序，要求宽度大的填在前面。 n40nm 库中得库中得pad filler 有以下几种：有以下几种： PFILL20RN， PFILL10RN， PFILL5RN， PFILL2RN， PFILL1RN， PFILL01RN， PFILL001RN， 31/74 浙大微电子 创建电容查找表模型创建电容查找表模型 32/74 浙大微电子 布局布局 n布局布局(Pl

18、acement)是确定每个标准单元位置的是确定每个标准单元位置的 过程。一个合理的布局要求：过程。一个合理的布局要求： q每个标准单元都放在有效的位置上每个标准单元都放在有效的位置上 q单元间没有重叠。单元间没有重叠。 n布局的好坏影响：布局的好坏影响： q芯片的面积，芯片的面积， q芯片的性能、芯片的性能、 q布通率布通率 q整个后端设计的时间整个后端设计的时间 33/74 浙大微电子 布局流程布局流程 装载时序约束文件（装载时序约束文件（Load SDC） 时序设置（时序设置（Timing Setup） 布局选项设置（布局选项设置（Set Placememt Optiom） 预布局（预布局

19、（Pre Place ） 布局（布局（In Place） 布局后的第一次优化（布局后的第一次优化（Post Place） 34/74 浙大微电子 布局流程布局流程装载时序约束文件装载时序约束文件 n时序约束文件（时序约束文件（top_pad.sdc是逻辑综合软件是逻辑综合软件 DC产生的）主要定义了产生的）主要定义了: q芯片的工作时钟频率，时钟歪斜、抖动芯片的工作时钟频率，时钟歪斜、抖动 q输入输出延时以及输出负载输入输出延时以及输出负载 35/74 浙大微电子 布局流程布局流程时序设置时序设置 n在设计窗口中选择在设计窗口中选择Timing- Timing Setup， 在弹出的窗口中进行

20、用于静态时序分析的选项在弹出的窗口中进行用于静态时序分析的选项 设置。设置。 0.1 36/74 浙大微电子 布局流程布局流程布局选项设置布局选项设置 在设计窗口中选择在设计窗口中选择 InPlace- Placement Common Options， 在弹出菜单的在弹出菜单的 “Optimiaztion Mode”一栏中选择一栏中选择 “Congestion”和和 “Timing”，表示，表示 选用时序和拥塞共选用时序和拥塞共 同驱动的布局。其同驱动的布局。其 他选项可以缺省。他选项可以缺省。 37/74 浙大微电子 n预布局阶段主要是对高扇出网线进行优化：预布局阶段主要是对高扇出网线进行

21、优化： 1.在设计窗口中选择在设计窗口中选择InPlace-Auto Place， 2.在弹出窗口的在弹出窗口的“Stage”一栏选择一栏选择“Pre-place”，并，并 点击菜单中的点击菜单中的“Detail Options”按钮，按钮， 3.在在“Pre-Place optimization”一栏中选择一栏中选择“Cell Down Size”，其他选项缺省，其他选项缺省 布局流程布局流程预布局及时序分析预布局及时序分析 38/74 浙大微电子 布局流程布局流程预布局及时序分析预布局及时序分析 Slack 为负表示不满足，为负表示不满足， 需要再优化需要再优化 39/74 浙大微电子 布

22、局流程布局流程布局及时序分析布局及时序分析 40/74 浙大微电子 布局流程布局流程布局后第一次优化布局后第一次优化 41/74 浙大微电子 n时钟树综合的主要目的是减小时钟偏差。时钟树综合的主要目的是减小时钟偏差。 n时钟偏差是指从时钟源点（时钟偏差是指从时钟源点（Source）到各时）到各时 钟汇点（钟汇点（Sink）的最大延时时间的差值。）的最大延时时间的差值。 时钟树综合时钟树综合 42/74 浙大微电子 n时钟树综合：在时钟网络中插入时钟缓冲器时钟树综合：在时钟网络中插入时钟缓冲器 （buffer） 。 n在布局之后布线之前，这时：在布局之后布线之前，这时： q每个单元的位置确定每个

23、单元的位置确定 q电源电源/地已预布线，地已预布线， q关键时序路径上的单元已被优化，关键时序路径上的单元已被优化， q不存在建立时间上的时序违反，不存在建立时间上的时序违反， 时钟树综合时钟树综合 43/74 浙大微电子 n时钟树综合前，首先要设置时钟树选项。这些时钟树综合前，首先要设置时钟树选项。这些 选项包括选项包括: q环境环境 (最好、最坏及典型最好、最坏及典型)、 q时钟偏差类型时钟偏差类型 (全局时钟偏差、局部时钟偏差及有全局时钟偏差、局部时钟偏差及有 用时钟偏差用时钟偏差)、 q优化程度、优化程度、 q时钟定义、时钟定义、 q时钟缓冲器及倒相器定义、时钟缓冲器及倒相器定义、 q

24、时钟树结构和时钟树优化方式以及目标的设置。时钟树结构和时钟树优化方式以及目标的设置。 n在设计窗口中选择在设计窗口中选择Clock-Clock Common Options，在窗口中进行相关选项的设置，在窗口中进行相关选项的设置 。 时钟树综合时钟树综合时钟选项时钟选项 44/74 浙大微电子 时钟树综合时钟树综合时钟选项时钟选项 45/74 浙大微电子 时钟树综合时钟树综合时钟树综合时钟树综合 46/74 浙大微电子 n时钟树综合时钟树综合 后，分析时后，分析时 钟偏差、最钟偏差、最 小插入延时小插入延时 是否符合设是否符合设 计要求。在计要求。在 设计窗口中设计窗口中 选择选择Clock-

25、 Skew analysis。 时钟树综合时钟树综合时钟偏差分析时钟偏差分析 47/74 浙大微电子 n时钟树综合之前，所有的静态时序分析都是时钟树综合之前，所有的静态时序分析都是 基于一个理想的时钟网络（时钟偏差为基于一个理想的时钟网络（时钟偏差为0）来）来 分析的。分析的。 n时钟树综合后，需要考虑时钟树综合后，需要考虑Clock Skew后再次后再次 进行静态时序分析，因此需要重新设置时序进行静态时序分析，因此需要重新设置时序 选项。选项。 时钟树综合时钟树综合重新时序分析重新时序分析 （tcl “set_propagated_clock all_clock”） 48/74 浙大微电子

26、时钟综合后的布局优化及时序分析时钟综合后的布局优化及时序分析 做到这一步，做到这一步，setup slack 一定要为正，一定要为正， hold slack最好也为正，不过如果最好也为正，不过如果slack 为为-0.0X也可以，等布线完再优化。也可以，等布线完再优化。 49/74 浙大微电子 布线布线 n布线工具根据单元的连接关系及时序约束进行布线工具根据单元的连接关系及时序约束进行 自动布线，使关键路径上的连线尽量短。布线自动布线，使关键路径上的连线尽量短。布线 包括包括: q时钟布线时钟布线 q普通信号布线普通信号布线 n布线主要分布线主要分: q全局布线（全局布线（Global Rou

27、te） q布线通道分配（布线通道分配（Track Assignment） q详细布线（详细布线（Detail Route） q布线修补（布线修补（Search & Refine） 50/74 浙大微电子 布线流程布线流程 1. 标准单元电源标准单元电源/地线连接地线连接 2. 装载天线效应约束文件装载天线效应约束文件 3分布式布线设置分布式布线设置 4布线选项设置布线选项设置 5布线高级选项设置布线高级选项设置 6时钟线布线时钟线布线 7普通信号线布线及时序分析普通信号线布线及时序分析 8布线后的各项性能分析布线后的各项性能分析 51/74 浙大微电子 标准单元电源标准单元电源/地线连接地线连

28、接 52/74 浙大微电子 装载天线效应约束文件装载天线效应约束文件 n天线效应天线效应-在集成电路制造过程中的金属等离子刻蚀在集成电路制造过程中的金属等离子刻蚀 阶段，接到器件栅极上的金属会收集电荷，如果电荷阶段，接到器件栅极上的金属会收集电荷，如果电荷 积累到一定程度，栅极的薄氧层会被击穿，器件因此积累到一定程度，栅极的薄氧层会被击穿，器件因此 失效失效 。 n为了能让为了能让Astro在布线过程中避免出现天线效应，首在布线过程中避免出现天线效应，首 先要装载由先要装载由Foundry提供的天线效应约束文件提供的天线效应约束文件 （.clf）。命令为：）。命令为： load “天线效应约束

29、文件名天线效应约束文件名” n有两种方法可以修复天线效应违反，一种方法是铝线有两种方法可以修复天线效应违反，一种方法是铝线 跳到顶层，另一种方法是在栅极附近增加二极管。跳到顶层，另一种方法是在栅极附近增加二极管。 53/74 浙大微电子 分布式布线设置分布式布线设置 n随着芯片规模的增加，连线数越来越多，因此随着芯片规模的增加，连线数越来越多，因此 布线是个非常费时的过程。如果存在多个布线是个非常费时的过程。如果存在多个CPU， 为加快布线，可以采用分布式布线的方式。在为加快布线，可以采用分布式布线的方式。在 设计窗口中选设计窗口中选Route Setup-Distributed Routin

30、g Setup。在弹出的窗口中选择。在弹出的窗口中选择 “Connect”选项。选项。 54/74 浙大微电子 布线选项设置布线选项设置 n设置的原则是根据设计的需要，在设计的时序、设置的原则是根据设计的需要，在设计的时序、 DRC规则和规则和CPU 的运行时间上作出平衡。的运行时间上作出平衡。 n这些选项设置会影响以下操作：部分连线布线、这些选项设置会影响以下操作：部分连线布线、 全局布线、布线通道分配、详细布线、布线修全局布线、布线通道分配、详细布线、布线修 复、区域布线、布线的优化等。复、区域布线、布线的优化等。 n在设计窗口中选在设计窗口中选Route Setup-Route Comm

31、on Options 55/74 浙大微电子 布线高级选项设置布线高级选项设置 n这部分选项设置主要是为了避免布线时出现的天线效这部分选项设置主要是为了避免布线时出现的天线效 应。应。 n在设计窗口中选在设计窗口中选Route Setup-HPO Signal Route Options。 56/74 浙大微电子 时钟线布线时钟线布线 n在普通信号布线前，先对部分特殊的互连线进行布线，比如时钟在普通信号布线前，先对部分特殊的互连线进行布线，比如时钟 信号线或关键时序路径连线，布完这些线后，先进行时序分析看信号线或关键时序路径连线，布完这些线后，先进行时序分析看 是否满足要求然后再布其它连线。是

32、否满足要求然后再布其它连线。 n在设计窗口中选择在设计窗口中选择Route-Net Route Group，选择窗口中的，选择窗口中的 “All clock nets”和和“Trim antenna of users wire”选项，其余选项，其余 选项缺省。相应的脚本为：选项缺省。相应的脚本为： 57/74 浙大微电子 普通信号线布线及时序分析普通信号线布线及时序分析 n在设计窗口中选在设计窗口中选Route-Auto Route， n弹出对话框中对弹出对话框中对“Search & Repair Loop”的的 次数进行设置，一般设为次数进行设置，一般设为5，若布线修复的次，若布线修复的次

33、数设的过多，会比较费时数设的过多，会比较费时。 58/74 浙大微电子 普通信号线布线及时序分析普通信号线布线及时序分析 n布线完成后要求不能存在设计规则和天线效应布线完成后要求不能存在设计规则和天线效应 的违反。查看如下日志文件即可判断是否存在的违反。查看如下日志文件即可判断是否存在 设计规则和天线效应的违反。设计规则和天线效应的违反。 nDRC-SUMMARY: n TOTAL VIOLATIONS = 0 (0) /表示不存在设计规则违反表示不存在设计规则违反 n Total nets not meeting constraints = 0 /表示不存在天线效应表示不存在天线效应 违反违

34、反 59/74 浙大微电子 布线完布线完 的时序报告的时序报告 Slack 都要为正都要为正 60/74 浙大微电子 布局布线完版图修改显示层次前 61/74 浙大微电子 布局布线完版图布局布线完版图 修改显示层次 62/74 浙大微电子 布线后的各项性能分析布线后的各项性能分析 n布线完成后需要进行各项性能分析，包括：布线完成后需要进行各项性能分析，包括： 1.静态时序分析静态时序分析-要求时序上（建立时间、维要求时序上（建立时间、维 持时间、最大跳变时间和最大负载电容）不能持时间、最大跳变时间和最大负载电容）不能 有任何违反。有任何违反。 2.串扰分析串扰分析-深亚微米工艺下，连线间的耦合深亚微米工艺下，连线间的耦合 电容在不断增加，而设计