第5章 组合逻辑电路设计

1、半导体集成电路基础半导体集成电路基础 第第5 5章章 组合组合 逻辑电路设计逻辑电路设计 合肥工业大学合肥工业大学 电子科学与应用物理学院电子科学与应用物理学院 CMOS组合逻辑门的设计. 2 本章重点本章重点 深入讨论深入讨论CMOS逻辑系列逻辑系列静态和动态、传输晶体管、无比和有静态和动态、传输晶体管、无比和有 比逻辑比逻辑 优化逻辑门的面积、速度、能量或稳定性优化逻辑门的面积、速度、能量或稳定性 低功耗高性能的电路设计技术低功耗高性能的电路设计技术 CMOS组合逻辑门的设计. 3 5.1.1 5.1.1 引言引言 组合电路组合电路(非再生电路非再生电路)的特点的特点 时序电路时序电路(再

2、生电路再生电路)的特点的特点 评价一个逻辑门的设计指标评价一个逻辑门的设计指标 不同的应用会有不同的重点指标不同的应用会有不同的重点指标 Output = f(In) Output = f(In, Previous In) Combinational Logic Circuit OutIn Combinational Logic Circuit Out In State (a)(a)组合电路组合电路 (b)(b)时序电路时序电路 CMOS组合逻辑门的设计. 4 5.1.2 5.1.2 静态静态CMOSCMOS设计设计 静态静态CMOS 每一时刻每个门的输出通过一个低阻路径连到每一时刻每个门的输

3、出通过一个低阻路径连到VDD或或VSS上上 同时在任何时候该门的输出即为该电路实现的布尔函数值同时在任何时候该门的输出即为该电路实现的布尔函数值 动态动态CMOS 把信号值暂时存放在高阻抗电路节点的电容上把信号值暂时存放在高阻抗电路节点的电容上 所形成的门比较简单且比较快速所形成的门比较简单且比较快速 对噪声敏感程度增加对噪声敏感程度增加 本节讨论的静态电路类型的设计：本节讨论的静态电路类型的设计： 互补互补CMOS 有比逻辑有比逻辑(伪伪NMOS和和DCVSL) 传输管逻辑传输管逻辑 CMOS组合逻辑门的设计. 5 5.1.3 5.1.3 互补互补CMOSCMOS 概念：概念： 静态静态CM

4、OS门是上拉网络门是上拉网络(PUN)和下拉网络和下拉网络(PDN)的组合的组合 PUN和和PDN网络是以相互排斥的方式构成的网络是以相互排斥的方式构成的 在稳定状态时输出节点总是一个低阻节点在稳定状态时输出节点总是一个低阻节点 VDD F(In1,In2,InN) In1 In2 InN In1 In2 InN PUN PDN 由由PMOS管构成管构成 上拉网络：每当上拉网络：每当F(In1,In2,InN) = 1时，它时，它 将提供一条在输出和将提供一条在输出和VDD之间的通路之间的通路 由由NMOS管构成管构成 下拉网络：每当下拉网络：每当F(In1,In2,InN) = 0时，它时，

5、它 将提供一条在输出和将提供一条在输出和GND之间的通路之间的通路 CMOS组合逻辑门的设计. 6 在构成在构成PUN和和PDN网络时应当记住以下几点：网络时应当记住以下几点： 晶体管可以看成是由其栅信号控制的开关晶体管可以看成是由其栅信号控制的开关 PDN由由NMOS器件构成，而器件构成，而PUN由由PMOS器件构成。理由是器件构成。理由是NMOS 管产生管产生“强零强零”而而PMOS管产生管产生“强强1” (b) (b) 利用利用NMOSNMOS和和PMOSPMOS开关上拉一个节点开关上拉一个节点 VDD VDD 0 PDN 0 VDD CL CL PUN VDD 0 VDD - VTn

6、CL VDD VDD VDD |VTp| CL S DS D VGS S SD D VGS (a) (a) 利用利用NMOSNMOS和和PMOSPMOS开关下拉一个节点开关下拉一个节点 CMOS组合逻辑门的设计. 7 NMOS逻辑规则：串联器件实现逻辑规则：串联器件实现AND操作，并联器件实现操作，并联器件实现OR操作操作 PMOS逻辑规则：串联器件实现逻辑规则：串联器件实现NOR操作，并联器件实现操作，并联器件实现NAND操作操作 PUN和和PDN 是对偶网络是对偶网络 互补门在本质上是反相的互补门在本质上是反相的 (NAND, NOR, XNOR) 实现一个具有实现一个具有N个输入的逻辑门

7、所需要的晶体管数目为个输入的逻辑门所需要的晶体管数目为2N (a) (a) 串联串联 (b) (b) 并联并联 A B BA AB BA CMOS组合逻辑门的设计. 8 例例5.1 5.1 两输入两输入NANDNAND门门 A B AB ABF 001 011 101 110 A B VDD BA CMOS组合逻辑门的设计. 9 例例5.2 CMOS5.2 CMOS复合门的综合复合门的综合 D A BC )CB(ADF D A B C VDD CMOS组合逻辑门的设计. 10 互补互补CMOSCMOS门的静态特性门的静态特性 A B AB M1 M2 M3M4 Cint VGS1 = VB V

8、GS2 = VA VDS1 D D S S BAF 0.5 m/0.25 m NMOS 0.75 m /0.25 m PMOS weaker PUN 0 1 2 3 012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1 代表很强的上拉；和的代表很强的上拉；和的PUN较弱较弱 和之间的差别主要来自于内部节点和之间的差别主要来自于内部节点int的状态的状态 DC电压传输特性与数据输入模式有关电压传输特性与数据输入模式有关 噪声容限与输入模式有关噪声容限与输入模式有关(例题例题5.2) 合肥工业大学应用物理系 CMOS组合逻辑门的设计. 11 互

9、补互补CMOSCMOS门的传播延时门的传播延时 传播延时也取决于输入模式传播延时也取决于输入模式 由低到高的翻转由低到高的翻转 2个个P管都导通，延时为管都导通，延时为 0.69 (Rp/2) CL 只有只有1个个P管导通，延时为管导通，延时为 0.69 Rp CL 由高到低的翻转由高到低的翻转 2个个N管都导通，延时为管都导通，延时为 0.69 (2Rn) CL 增加串联的器件会使电路变慢，因而器件增加串联的器件会使电路变慢，因而器件 必须设计得较宽以避免性能下降必须设计得较宽以避免性能下降 1.对于对于NAND门，门，NMOS器件设计成器件设计成2倍宽，倍宽， PMOS器件不变器件不变 C

10、L A Rn RpRp B Rn Cint BA 图图5.8 5.8 两输入两输入NANDNAND 门的等效门的等效RCRC模型模型 CMOS组合逻辑门的设计. 12 例例5.3 5.3 延时取决于输入模式延时取决于输入模式 A=B=10 A=1, B=10 A=10, B=1 time, psec Voltage, V 输入数据模式输入数据模式延时延时(ps) A=B=0169 A=1, B=0162 A= 01, B=150 A=B=1035 A=1, B=1076 A= 10, B=157 2输入输入NAND门门 NMOS = 0.5 m/0.25 m PMOS = 0.75 m/0.2

11、5 m CL = 10 fF 估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数 据模式据模式 CMOS组合逻辑门的设计. 13 思考题思考题5.1 5.1 确定互补确定互补CMOSCMOS门中晶体管的尺寸门中晶体管的尺寸 D A B D A B 1 2 22 2 2 4 4 6 6 12 12 CBADOUT C C CMOS组合逻辑门的设计. 14 确定确定NAND和和NOR门中晶体管的尺寸门中晶体管的尺寸 CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint 2

12、 2 11 1 1 2 2 利用利用NAND实现比用实现比用NOR实现更好实现更好 CMOS组合逻辑门的设计. 15 假设所有的假设所有的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 扇入的考虑扇入的考虑 CL A R5 C3 A R6 B R7 C R8 D B C2 C C1 D R4 R3 R2 R1 F 分布分布RC模型模型 (Elmore延时延时) tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL) 注意：注意：M1的电阻出现在所有项中，这使该

13、器的电阻出现在所有项中，这使该器 件试图最小化延时的时候显得尤为重要件试图最小化延时的时候显得尤为重要 CMOS组合逻辑门的设计. 16 例例5.4 5.4 一个四输入互补一个四输入互补CMOS NANDCMOS NAND门门 手工分析的目的不是要提供传播延时完全精确的预测，而是要给出手工分析的目的不是要提供传播延时完全精确的预测，而是要给出 一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸 VDD GND in1 in2 in3 in4 Out CMOS组合逻辑门的设计. 17 注意：应该避免扇入大于或等于注意：应该避免扇入

14、大于或等于4 扇入的平方扇入的平方 函数函数 扇入的线性扇入的线性 函数函数 t tp p与扇入的关系与扇入的关系 互补互补CMOS的缺点的缺点 晶体管数目为晶体管数目为2N，明显增加了它的实现面积，明显增加了它的实现面积 互补互补CMOS门的传播延时随扇入数迅速增加门的传播延时随扇入数迅速增加 一个门的无负载本征延时在最坏情况下是扇入数的二次函数一个门的无负载本征延时在最坏情况下是扇入数的二次函数 tpHL tpLH CMOS组合逻辑门的设计. 18 大扇入时的设计技术大扇入时的设计技术 调整晶体管尺寸调整晶体管尺寸 当心当心“自载效应自载效应” 只有当负载以扇出为主时放大尺寸才起作用只有当

15、负载以扇出为主时放大尺寸才起作用 逐级加大晶体管尺寸逐级加大晶体管尺寸 降低了起主要作用的电阻，同时使得电容的增加保持在一定的范降低了起主要作用的电阻，同时使得电容的增加保持在一定的范 围内围内 缺点：版图复杂缺点：版图复杂 InN CL C3 C2 C1 In1 In2 In3 M1 M2 M3 MN 分布分布RC线线 M1 M2 M3 MN (最靠近输出的晶体管尺寸最小最靠近输出的晶体管尺寸最小) CMOS组合逻辑门的设计. 19 重新安排输入重新安排输入 关键信号和关键路径的概念关键信号和关键路径的概念 把关键路径上的晶体管靠近门的输出端可以提高速度把关键路径上的晶体管靠近门的输出端可以

16、提高速度 C2 C1 In1 In2 In3 M1 M2 M3CL C2 C1 In3 In2 In1 M1 M2 M3CL critical pathcritical path 1 01 1 1 1 01 charged charged charged charged discharged discharged 延时取决于延时取决于C CL L, C, C1 1和和C C2 2放电放电 所需要的时间所需要的时间 延时取决于延时取决于C CL L放电所需要的放电所需要的 时间时间 CMOS组合逻辑门的设计. 20 重组逻辑结构重组逻辑结构 可能降低对扇入的要求，从而减少门的延时可能降低对扇入的

17、要求，从而减少门的延时 CMOS组合逻辑门的设计. 21 组合电路中的性能优化组合电路中的性能优化 回顾：考虑性能反相器尺寸的确定回顾：考虑性能反相器尺寸的确定 对于一个驱动负载对于一个驱动负载CL的反相器链，它的最优扇出为的反相器链，它的最优扇出为f(CL/Cin)1/N N是反相器链的级数，是反相器链的级数，Cin是该链中第一个门的扇入电容是该链中第一个门的扇入电容 反相器的基本延时公式：反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / ) 把前面的方法延伸来解决复杂逻辑电路把前面的方法延伸来解决复杂逻辑电路 复合门的基本延时公式：复合门的

18、基本延时公式： tp = tp0 ( p+gf/ ) f为等效扇出，又称为电气努力为等效扇出，又称为电气努力 p为该复合门和简单反相器的本征延时的比为该复合门和简单反相器的本征延时的比 g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流称为逻辑努力，表示一个门与一个反相器提供相同的输出电流 时它所表现出的输入电容比反相器大多少时它所表现出的输入电容比反相器大多少 CMOS组合逻辑门的设计. 22 例例5.5 5.5 复合门的逻辑努力复合门的逻辑努力 gNAND=4/3，gNOR5/3 A B AB A B AB22 2 2 Cg=4Cunit 4 4 11 Cg=5Cunit A A2

19、1 Cg=3Cunit A BA BA CMOS组合逻辑门的设计. 23 0 1 2 3 4 5 6 7 012345 直线的斜率就是该门的逻辑努力直线的斜率就是该门的逻辑努力 它与纵轴的交点就是本征延时它与纵轴的交点就是本征延时 可以通过调整等效扇出可以通过调整等效扇出(调整晶体调整晶体 管尺寸管尺寸)或通过选择具有不同逻辑或通过选择具有不同逻辑 努力的逻辑门来调整延时努力的逻辑门来调整延时 门努力门努力: h = fg 归一化的延时归一化的延时 扇出扇出 f NAND2: g=4/3, p = 2 INV: g=1, p=1 延时与扇出的关系延时与扇出的关系 CMOS组合逻辑门的设计. 2

20、4 一条通过组合逻辑块的路径的总延时：一条通过组合逻辑块的路径的总延时： 运用第五章对反相器采用的类似步骤来决定这条路径的最小延时运用第五章对反相器采用的类似步骤来决定这条路径的最小延时 这条路径的最小延时决定这条路径的最小延时决定每一级应当具有相同的门努力每一级应当具有相同的门努力 f1g1 f2g2 fNgN N 1j jj j p0 N 1j j p, p gf ptt t 复合门的路径延时复合门的路径延时 CMOS组合逻辑门的设计. 25 路径逻辑努力路径逻辑努力 G = gi 路径的有效扇出路径的有效扇出(电气努力电气努力)F = CL/Cg1 分支努力分支努力，考虑电路内部的逻辑扇

21、出考虑电路内部的逻辑扇出b = (Con-path + Coff-path)/Con-path 路径分支努力路径分支努力 B = bi F = ( fi/bi ) = ( fi ) / B 总路径努力总路径努力H = hi= gi fi = GFB 使路径延时最小的门努力使路径延时最小的门努力 h = N H 通过该路径的最小延时通过该路径的最小延时 D = tp0 ( pj + N ( N H)/ ) 对于逻辑链中的第对于逻辑链中的第i个门，可以得到其尺寸，个门，可以得到其尺寸， 1i 1j j j i 11 i b f g sg s CMOS组合逻辑门的设计. 26 例例5.6 5.6 确

22、定组合逻辑延时最小时的尺寸确定组合逻辑延时最小时的尺寸 等效扇出：等效扇出：F = CL/Cg1 = 5 路径逻辑努力：路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：路径分支努力：B = 1 (无分支无分支) 总路径努力：总路径努力：H = GFB = 125/9, 于是最优的每个门的努力于是最优的每个门的努力h=4 H = 1.9 根据门的类型，扇出系数：根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93 门的尺寸：门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 =

23、 1.34，c= f1f2f3g1/g4 = 2.60 1 a b c CL 5 CMOS组合逻辑门的设计. 27 思考题思考题5.2 5.2 确定反相器电路的尺寸确定反相器电路的尺寸 Out CL 1 2 3 CMOS组合逻辑门的设计. 28 5.2 CMOS5.2 CMOS逻辑门中的功耗逻辑门中的功耗 器件尺寸器件尺寸影响实际电容影响实际电容 输入和输出上升下降时间输入和输出上升下降时间决定了短路功耗决定了短路功耗 器件阈值和温度器件阈值和温度影响漏电功耗影响漏电功耗 开关活动性开关活动性 静态部分（只与逻辑电路拓扑结构有关）静态部分（只与逻辑电路拓扑结构有关） 逻辑功能逻辑功能 信号统计

24、特性信号统计特性 动态部分（电路时序特性引起的）动态部分（电路时序特性引起的） 动态或虚假翻转动态或虚假翻转 降低开关活动性的设计技术降低开关活动性的设计技术 逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少 毛刺毛刺 CMOS组合逻辑门的设计. 29 静态翻转概率静态翻转概率 0 1 = Pout=0 Pout=1 = P0 (1-P0) 假设输入是独立的并均匀分布，任意假设输入是独立的并均匀分布，任意N个扇入的静态门个扇入的静态门 计算两输入静态计算两输入静态NOR门的门的0 1 =3/16 N N NN NNNN 2 001

25、0 10 2 2 22 1 1、逻辑功能、逻辑功能 思考题思考题5.3 N5.3 N个扇入的个扇入的XORXOR门门 假设假设N个输入的个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性门的输入互不相关且均匀分布，推导出开关活动性 因子的表达式因子的表达式 0 1 =1/4 CMOSCMOS逻辑门逻辑门 中的功耗中的功耗 CMOS组合逻辑门的设计. 30 一个逻辑门的开关活动性与输入信号统计特性密切相关一个逻辑门的开关活动性与输入信号统计特性密切相关 令令Pa和和Pb 为输入为输入A和和B分别等于分别等于1的概率的概率 0 1 = P0 P1 = (1-(1-Pa)(1-Pb) (1-

26、Pa)(1-Pb) 2 2、信号、信号统计特性统计特性 CL A B BA Pa Pb 0 1 01 CMOSCMOS逻辑门逻辑门 中的功耗中的功耗 CMOS组合逻辑门的设计. 31 思考题思考题5.4 5.4 静态逻辑门的功耗静态逻辑门的功耗 对于基本逻辑门对于基本逻辑门(AND,OR,XOR)推导出推导出01的输出翻转概率。的输出翻转概率。 For C: P0 1 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25 For Z: P0 1 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16 P0 1 = Pout

27、=0 Pout=1 NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB) OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB) NANDPAPB (1 - PAPB) AND(1 - PAPB) PAPB XOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB) B A Z C 0.5 0.5 CMOS组合逻辑门的设计. 32 由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估 计更为复杂计更为复杂 必须考虑信号间的相关性必须考虑信号间的相关

28、性 p(Z=1) = p(B=1) & p(C=1|B=1)=0 3 3、信号间的相关性、信号间的相关性 重新会聚的扇出重新会聚的扇出 B A Z C 0.5 0.5 CMOSCMOS逻辑门逻辑门 中的功耗中的功耗 CMOS组合逻辑门的设计. 33 起因：门之间的非零传播延时起因：门之间的非零传播延时 概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可 以出现多次翻转以出现多次翻转 4 4、动态或虚假翻转、动态或虚假翻转 ABC X Z 101000 Unit Delay A B X Z C CMOSCMOS逻辑门逻辑门 中的功

29、耗中的功耗 CMOS组合逻辑门的设计. 34 Out1 Out2 Out3 Out4 Out5 1 图图5.22 NAND5.22 NAND门逻辑链中的毛刺门逻辑链中的毛刺 毛刺构成了功耗的很大一部分毛刺构成了功耗的很大一部分 CMOSCMOS逻辑门逻辑门 中的功耗中的功耗 CMOS组合逻辑门的设计. 35 5.2.2 5.2.2 低功耗技术：降低开关活动性低功耗技术：降低开关活动性 1 1、逻辑重组、逻辑重组 l改变逻辑电路的拓扑结构可以降低它的功耗改变逻辑电路的拓扑结构可以降低它的功耗 结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性结论：对于随机输入，链形实现比树形实现总

30、体上具有较低的开关活动性 （忽略毛刺）（忽略毛刺） A B C D F A B C D O2 F O1 O2 O1 0.5 0.5 3/16 0.5 0.5 0.5 0.5 0.5 0.5 7/64 15/256 3/16 3/16 15/256 AND: P0 1 = P0 P1 = (1 - PAPB) PAPB CMOS组合逻辑门的设计. 36 2 2、输入排序、输入排序 降低开关活动降低开关活动 性的设计技术性的设计技术 A B C F 0.5 0.2 0.1 B C A X F 0.2 0.1 0.5 结论：推迟输入具有较高翻转率的信号结论：推迟输入具有较高翻转率的信号 (即信号概率

31、接近即信号概率接近0.5的信号的信号) (1-0.5 0.2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.0196 CMOS组合逻辑门的设计. 37 降低开关活动降低开关活动 性的设计技术性的设计技术 3 3、分时复用资源、分时复用资源 A.A.并行数据传送并行数据传送 B.B.串联数据传送串联数据传送 图图5.25 5.25 并行传送及分时复用的数据总线并行传送及分时复用的数据总线 C t A C t B C 0 1 0 1 tA B 结论：避免对具有独特数据特性的数据流采用分时复用结论：避免对具有独特数据特性的数据流采用分时复用 CMOS组合逻辑门的设计.

32、 38 降低开关活动降低开关活动 性的设计技术性的设计技术 4 4、通过均衡信号路径来减少毛刺、通过均衡信号路径来减少毛刺 电路中产生毛刺主要是由于在电路中路径长度失配引起的电路中产生毛刺主要是由于在电路中路径长度失配引起的 信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路 径的长度不同而引起的径的长度不同而引起的 0 0 1 0 2 0 0 01 1 2 0 0 0 A.A.对毛刺敏感的电路对毛刺敏感的电路 B.B.消除毛刺的电路消除毛刺的电路 结论：使信号路径长度匹配可以减少毛刺结论：使信号路径长度匹配可以减少毛刺 C

33、MOS组合逻辑门的设计. 39 有比逻辑有比逻辑 概念概念 有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但 它经常以它经常以降低稳定性降低稳定性和和付出额外功耗付出额外功耗为代价为代价 由一个实现逻辑功能的由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成下拉网络和一个简单的负载器件组成 In1 In2PDN In3 F VDD 负载负载 In1 In2PDN In3 F VDD PMOS 负载负载 A.A.一般情况一般情况 B.B.伪伪NMOSNMOS CMOS组合逻辑门的设计. 40 由于输出端的电压摆幅及门的

34、总体功能取决于由于输出端的电压摆幅及门的总体功能取决于NMOS和和PMOS的尺的尺 寸比，所以此电路称为寸比，所以此电路称为有比电路有比电路 计算伪计算伪NMOS dc传输特性传输特性 Vin=VDD，通过驱动器和，通过驱动器和 负载器件的电流相等负载器件的电流相等 NMOS器件处于线性工作区，器件处于线性工作区， PMOS负载处于饱和状态负载处于饱和状态 概念概念 VDD F CL 0 22 2 2 DSATp DSATpTpDDp OL OLTnDDn V VVVk V VVVk DSATp nn pp TnDDn pDSATTpDDp OL V W W VVk VVVk V 面积和负载面

35、积和负载 静态功耗静态功耗 CMOS组合逻辑门的设计. 41 例例5.7 5.7 伪伪NMOSNMOS反相器反相器 考虑一个简单的伪考虑一个简单的伪NMOS反相器，反相器，NMOS的尺寸为的尺寸为0.5 m/0.25 m。我。我 们研究缩小们研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。器件尺寸的效果，以说明其对各种参数的影响。 一个较大的上拉器件不仅提高了性能，同时也由于增加了一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态而使静态 功耗增加和噪声容限减小功耗增加和噪声容限减小 0.00.51.01.52.02.5 0.0 0.5 1.0 1.5 2.0 2.5

36、3.0 Vin V Vout V W/Lp = 4 W/Lp = 2 W/Lp = 1 W/Lp = 0.25 W/Lp = 0.5 CMOS组合逻辑门的设计. 42 思考题思考题5.5 5.5 伪伪NMOSNMOS中中NORNOR门和门和NANDNAND门的对比门的对比 若在若在NOR或或NAND逻辑之间做出选择，在伪逻辑之间做出选择，在伪NMOS中你倾向于用哪一中你倾向于用哪一 种来实现种来实现。 VDD F CL CLK CLK In1 In2 In3 In4 Out CMOS组合逻辑门的设计. 43 如何建立一个更好的负载器件如何建立一个更好的负载器件 差分串联电压开关逻辑差分串联电压

37、开关逻辑(DCVSL)(DCVSL) 差分逻辑：每一个输入输出都具有互补的形式差分逻辑：每一个输入输出都具有互补的形式 正反馈机制：在不需要负载器件时将其关断正反馈机制：在不需要负载器件时将其关断 In1 In2 PDN1 Out In1 In2 PDN2 Out 10 0 on off off on on off on off 1 CMOS组合逻辑门的设计. 44 Out Out B AA B DCVSLDCVSL的例子的例子 B B CMOS组合逻辑门的设计. 45 例例5.8 DCVSL5.8 DCVSL瞬态响应瞬态响应 下图是下图是DCVSL的一个的一个AND/NAND门瞬态响应的例子

38、门瞬态响应的例子 00.20.40.60.81.0 -0.5 0.5 1.5 2.5 Time ns Voltagev A B A B A,B A,B Out=AB Out=AB B A A B M1 M2 M3M4 CMOS组合逻辑门的设计. 46 设计考虑：单端门与差分门设计考虑：单端门与差分门 差分门差分门 vs. vs. 单端门单端门 优点：优点： 使所需要的门的数目减少一半使所需要的门的数目减少一半 避免了由于增加反相器引起的时差问题避免了由于增加反相器引起的时差问题 缺点：缺点： 使需要布置的导线数量加倍使需要布置的导线数量加倍 动态功耗较高动态功耗较高 CMOS组合逻辑门的设计.

39、 47 5.2.3 5.2.3 传输管逻辑传输管逻辑 传输管基本概念传输管基本概念 通过允许原始输入驱动栅端和源通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体漏端来减少实现逻辑所需要的晶体 管数目管数目 传输管实现的传输管实现的AND门门 属于静态门：属于静态门： 在所有情况下，电源和地之间都存在一条低阻抗的在所有情况下，电源和地之间都存在一条低阻抗的 通路通路 N个晶体管代替个晶体管代替2N个个(减少了器件的数目减少了器件的数目) 没有静态功耗没有静态功耗 无比电路无比电路 双向双向 (vs. 单向单向) A B F 0 A 0 B F B B BA BA CMOS组合逻辑门的

40、设计. 48 例例5.9 5.9 传输管电路的电压摆幅传输管电路的电压摆幅 下图的瞬态响应表示一个下图的瞬态响应表示一个NMOS正在充电一个电容正在充电一个电容 体效应体效应 x处存在很大的处存在很大的VSB 当拉高的时候当拉高的时候 (B 接接GND，S充电接近充电接近 VDD) 器件受体效应的影响，情况更糟器件受体效应的影响，情况更糟 In = 0 VDD VDD x Out 0.5/0.25 0.5/0.25 1.5/0.25 D S B 00.511.52 0.0 1.0 2.0 3.0 x Out In Voltage (V) Time(ns) fxfTnDDx VVVV22 0 C

41、MOS组合逻辑门的设计. 49 传输管门不应当象左图这么串联传输管门不应当象左图这么串联 右图的逻辑避免了静态功耗，减小了噪声容限右图的逻辑避免了静态功耗，减小了噪声容限 B = VDD Out M1 y M2 y = VDD - VTn1 - VTn2 x M1 B = VDD Outy M2 y = VDD - VTn1 C = VDD A = VDD C = VDD A = VDD x = VDD - VTn1 G S G S 串联串联NMOSNMOS的的PTPT CMOS组合逻辑门的设计. 50 例例5.10 5.10 传输管传输管ANDAND门的门的VTCVTC 传输管逻辑的传输管逻

42、辑的VTC也与数据有关也与数据有关 纯传输管门是不能使信号再生的纯传输管门是不能使信号再生的 在经过许多连续的级后可以看到信号在经过许多连续的级后可以看到信号 逐渐减弱。逐渐减弱。(这可以通过间或插入一个这可以通过间或插入一个CMOS反相器来弥补反相器来弥补) A 0 B 0.5/0.25 0.5/0.25 0.5/0.25 1.5/0.25 B=VDD, A=0VDD A=VDD, B=0VDD A=B=0VDD Vout, V Vin, V BAF B CMOS组合逻辑门的设计. 51 差分传输管逻辑差分传输管逻辑(CPL or DPL)(CPL or DPL) A B PT Networ

43、k Inverse PT Network F F A B B AND/NAND A B B OR/NOR A B XOR/XNOR A F F A B A B A B B B B A AA BB A BAF BAF BAF BAF BAF BAF 基本原理：基本原理：接受真输入及其互补输入并产生真输出及其互补输出接受真输入及其互补输入并产生真输出及其互补输出 (B) (B) 传输电路举例传输电路举例 图图5.37 5.37 差分传输管逻辑差分传输管逻辑 CMOS组合逻辑门的设计. 52 CPLCPL的特点的特点 由于电路是由于电路是差分差分方式，所以总是存在互补的数据输入和输出方式，所以总是存

44、在互补的数据输入和输出 差分方式的优点就是某些复杂的门差分方式的优点就是某些复杂的门(如如XOR和加法器和加法器)可以有效地用可以有效地用 少量的晶体管来实现少量的晶体管来实现 由于每个信号的两种极性都存在，不需要额外的反相器由于每个信号的两种极性都存在，不需要额外的反相器 静态门静态门类型，因为定义为输出的节点总是通过一个低阻路径连到类型，因为定义为输出的节点总是通过一个低阻路径连到VDD 和和GND 设计具有设计具有模块化模块化的特点。所有的门都采用完全相同的拓扑结构，只的特点。所有的门都采用完全相同的拓扑结构，只 是输入的排列不同而已是输入的排列不同而已 由于由于CPL可以构成一个简单的

45、可以构成一个简单的XOR以及它能很容易地实现多路开关，以及它能很容易地实现多路开关， 因此它对于实现如加法器和乘法器这样的结构很有吸引力。因此它对于实现如加法器和乘法器这样的结构很有吸引力。 设计者不要忽略互补信号所需的隐含的布线开销设计者不要忽略互补信号所需的隐含的布线开销 CMOS组合逻辑门的设计. 53 例例5.11 CPL5.11 CPL中的四输入中的四输入NANDNAND A B A B X X BB C D C D Y Y DD Y X Y X Out Out XX CMOS组合逻辑门的设计. 54 稳定有效的传输管设计稳定有效的传输管设计 方法方法1 1：电平恢复：电平恢复 节点

46、节点x可上拉到可上拉到VDD (由于电平恢复由于电平恢复) ，这就消除了反相器中的任何静，这就消除了反相器中的任何静 态功耗态功耗 在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有 在在A为高电平时才有效为高电平时才有效 为使这个电路正确工作，必须仔细确定晶体管的尺寸为使这个电路正确工作，必须仔细确定晶体管的尺寸 (有比有比) Level Restorer M1 M2 A=0 Mn Mr x B Out 1 off = 0 A=1 Out0 on 1 CMOS组合逻辑门的设计. 55 例例5.12 5.12 确定电平恢复器的尺

47、寸确定电平恢复器的尺寸 电平恢复器对器件切换速度和功耗的影响：增加电平恢复器对器件切换速度和功耗的影响：增加tr ，就增加了内部节点，就增加了内部节点 x上的电容，从而减慢了这个门的速度；上的电容，从而减慢了这个门的速度； (但是减少但是减少tf) 0100200300400500 0.0 1.0 2.0 W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75/0.25 3.0 Voltage (V) Time (ps) 节点节点x不能降低不能降低 到反相器的开到反相器的开 关阈值以下，关阈值以下， 因此不能使输因此不能使输 出切换出切换 C

48、MOS组合逻辑门的设计. 56 稳定有效的稳定有效的 传输管设计传输管设计方法方法2 2：多种阈值晶体管：多种阈值晶体管 工艺上解决：使用零阈值器件的工艺上解决：使用零阈值器件的NMOS传输管可以消除大部分阈值传输管可以消除大部分阈值 损失损失 (体效应仍然会阻止全摆幅达到体效应仍然会阻止全摆幅达到VDD) 对功耗有负面影响，这是由于即使对功耗有负面影响，这是由于即使VGS低于低于VT ，也仍然会有亚阈值，也仍然会有亚阈值 电流流过传输管电流流过传输管 Out In2 = 0V In1 = 2.5V A = 2.5V B = 0V low VT transistors sneak path o

49、n off but leaking CMOS组合逻辑门的设计. 57 稳定有效的稳定有效的 传输管设计传输管设计方法方法3 3：传输门逻辑：传输门逻辑 最广泛使用的方法最广泛使用的方法 由栅信号由栅信号C控制的控制的全摆幅全摆幅双向开关。当双向开关。当C=1时，时，A=B 虽然传输门需要虽然传输门需要2个晶体管和较多的控制信号，但它能得到从电源轨个晶体管和较多的控制信号，但它能得到从电源轨 线至轨线电压的摆幅线至轨线电压的摆幅 AB C AB C B C = VDD A = VDDB C = VDD A = GND CC GNDC GNDC CMOS组合逻辑门的设计. 58 稳定有效的稳定有效

50、的 传输管设计传输管设计举例：举例：传输门多路开关传输门多路开关 S S A B F SBSAF S VDD M2 M1 GND VDD AB SS SS CMOS组合逻辑门的设计. 59 稳定有效的稳定有效的 传输管设计传输管设计举例：举例：传输门传输门XORXOR AA B M2 M1 B B B M3/M4 CMOS组合逻辑门的设计. 60 传输管和传输门逻辑的性能传输管和传输门逻辑的性能 Rp Rn 2.5V 0V 2.5VVout W/Ln=0.50/0.25 W/Lp=0.50/0.25 图图5.48 5.48 在由低至高翻转时模拟得到的传输门等效电阻在由低至高翻转时模拟得到的传输

51、门等效电阻 0.01.02.0 0 10 20 30 Rn Rp Rn|Rp Resistance, k Vout, V 思考题思考题5.7 5.7 放电期间的等效电阻放电期间的等效电阻 模拟一个传输门在由高至低翻转时的等效电阻模拟一个传输门在由高至低翻转时的等效电阻 CMOS组合逻辑门的设计. 61 2 1 690690 0 nn CR.kCR.Vt eq n k eqnp N个传输门串联网络的延时：个传输门串联网络的延时： 这意味着传播延时正比于这意味着传播延时正比于n2，因此随着链中开关数目的增加而迅速增加，因此随着链中开关数目的增加而迅速增加 V1Vi-1 C 2.52.5 00 Vi

52、 C C 2.5 0 Vn-1Vn C C 2.5 0 In CC C In Req CC A. A. 传输门链传输门链 B. B. 等效的等效的RCRC网络网络 Vi+1 VnVn-1Vi+1V1Vi-1Vi ReqReqReq CMOS组合逻辑门的设计. 62 例例5.13 5.13 传输门链的延时传输门链的延时 ns.KfF. nn CR.t eqp 72 2 11616 863690 2 1 690 很明显使用长传输管链会使延时大大增加很明显使用长传输管链会使延时大大增加 解决长延时问题最常用的办法是每隔解决长延时问题最常用的办法是每隔m个传输门开关切断串联链并个传输门开关切断串联链并

53、 插入一个缓冲器插入一个缓冲器 所得到的延时与开关数目所得到的延时与开关数目n成线性关系成线性关系 最优数目最优数目 显然每段开关的数目随显然每段开关的数目随tbuf值的增加而增加值的增加而增加 典型值等于典型值等于3或或4 bufeqp t m nmn CR.t 1 2 1 690 eq buf opt CR t .m71 CMOS组合逻辑门的设计. 63 5.3 5.3 动态动态CMOSCMOS设计设计 动态逻辑，既能减少晶体管的数目，又能避免静态功耗动态逻辑，既能减少晶体管的数目，又能避免静态功耗 通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段通过增加一个时钟输入，它可以相

54、继完成预充电和条件求值两个阶段 5.3.1 5.3.1 动态逻辑：基本原理动态逻辑：基本原理 2个主要阶段：个主要阶段：预充电预充电 (CLK = 0)；求值求值 (CLK = 1) In1 In2PDN In3 Me Mp CLK CLK Out CL VDD Out CLK CLK A B C Mp Me on off 1 off on VDD CBA CMOS组合逻辑门的设计. 64 输出的情况输出的情况 一旦动态门的输出放电就不可能再充电，直到进行下一次预充电一旦动态门的输出放电就不可能再充电，直到进行下一次预充电 门的输入在求值期间最多只能有一次变化门的输入在求值期间最多只能有一次变

55、化 在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态， 状态保存在状态保存在CL 动态逻辑门的重要特性：动态逻辑门的重要特性： 逻辑功能由逻辑功能由NMOS下拉网络实现下拉网络实现 晶体管的数目明显少于静态情况：为晶体管的数目明显少于静态情况：为N+2而不是而不是2N 无比的逻辑门无比的逻辑门 只有动态功耗只有动态功耗 具有较快的开关速度具有较快的开关速度 设计考虑设计考虑 用对偶的方法来实现另一形态的动态逻辑用对偶的方法来实现另一形态的动态逻辑 p型动态门的缺点是比型动态门的缺点是比n型动态门慢型动态门慢 CMOS组合逻辑门的设计

56、. 65 5.3.2 5.3.2 动态逻辑的速度和功耗动态逻辑的速度和功耗 预充电周期的时间可以通过改变预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应预充电管的尺寸来调整。然而应 当避免当避免PMOS太大，因为它会降低门的速度并增加时钟线上的电容负载太大，因为它会降低门的速度并增加时钟线上的电容负载 例例5.15 5.15 一个四输入的动态一个四输入的动态NANDNAND门门 Clk Clk In1 In2 In3 In4 Out -0.5 0.5 1.5 2.5 00.51 In & Clk Out Time, ns Voltage #TrnsVOHVOLVMNMHNMLt

57、pHLtpLHtp 62.5V0VVTn2.5-VTnVTn110ps0ns83ps CMOS组合逻辑门的设计. 66 静态门的参数与时间有关静态门的参数与时间有关 输出电压下降的数量与输入电压以及允许的求值时间密切相关输出电压下降的数量与输入电压以及允许的求值时间密切相关 如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言 之，开关阈值确实与时间相关之，开关阈值确实与时间相关 VG CLK Vout (VG=0.55) Vout (VG=0.5) Vout (VG=0.45) CMOS组合逻辑门的设计. 67 正面考虑正面考虑 实

58、际电容较小实际电容较小 每个时钟周期最多只能翻转一次每个时钟周期最多只能翻转一次 不存在短路功耗不存在短路功耗 负面考虑负面考虑 时钟功耗很大时钟功耗很大 晶体管数目大于实现该逻辑所要求的最小一组晶体管晶体管数目大于实现该逻辑所要求的最小一组晶体管 当增加抗漏电器件时，可能有短路功耗当增加抗漏电器件时，可能有短路功耗 由于周期性的预充电和放电操作，表现出较高的开关活动性由于周期性的预充电和放电操作，表现出较高的开关活动性 对于均匀分布的输入，对于均匀分布的输入，N个输入门的翻转概率为个输入门的翻转概率为 01=N0/2N In1 In2PDN In3 Me Mp CLK CLK Out CL

59、动态门的功耗动态门的功耗 CMOS组合逻辑门的设计. 68 例例5.16 5.16 动态逻辑的活动性估计动态逻辑的活动性估计 CL A B BA VDD CL CLK BA VDD CLK ABOut 001 010 100 110 A. A. 静态静态NORNOR门门 B. nB. n型动态型动态NORNOR门门 C. C. 真值表真值表 4 3 2 3 2 16 3 2 323 2 2 2 0 10 4 2 2 00 10 N N N N NOR NN NOR 门：门：动态动态 门：门：静态静态 CMOS组合逻辑门的设计. 69 思考题思考题5.8 5.8 活动性计算活动性计算 计算四输入

60、动态计算四输入动态NAND门的活动性因子，假设各输入是独立的并且门的活动性因子，假设各输入是独立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和和PD=1 = 0.4 5.3.3 5.3.3 动态设计中的信号完整性问题动态设计中的信号完整性问题 电荷泄漏电荷泄漏 电荷分享电荷分享 电容耦合电容耦合 时钟馈通时钟馈通 CMOS组合逻辑门的设计. 70 电荷泄漏电荷泄漏 CL CLK CLK Out A=0 Mp Me Leakage sources CLK VOut Precharge Evaluate 1 2 3 4 动态电路要求一个最低的时钟频率，一般在几千赫兹左右