本科论文AD转换器的分类与应用

1、学士学位论文摘 要本文对目前ad转换器的研究与发展状况进行调研与分析，讨论了ad转换器的分类与应用。并重点设计了一个10bit循环式两步ad转换器，采用上华0.6umcmos标准工艺制造，精度为10bit，工作目标频率为48khz数据率，信号频带小于20khz。整体电路采用全定制方法进行设计，对于电路模块按照模拟电路的设计方法进行设计仿真。本文给出了10bit循环式ad转换器的工作原理以及电路的仿真结果，并进行了版图设计且通过了版图设计规则检查（drc）和版图与电路图对比验证（lvs），电路整体前仿真及对版图进行参数提取（lpe）后仿真测试性能良好。后仿测试的adc输出信号无杂散动态范围（sf

2、dr）达到了60db以上。 关键词： adc；循环式；版图设计；仿真abstractin this paper, the current ad converters research and development studies and analysis, the ad converters and application of the classification are discussed. and focus on the design of a 10-bit two-step cyclic ad converters, using csmc 0.6 um cmos standard

3、process to manufacture, 10-bit precision, target frequency of 48 khz data rate, signal bandwidth of less than 20 khz. the whole circuits use full- customed methods for the design, in accordance with the circuit module using analog circuit design method for design simulation. this paper show the work

4、ing principle and circuit simulation results of a 10-bit cyclic converter, and the desing of the circuits layout which passed design rule checking (drc) and the layout versus schematic verification (lvs), and the overall circuit simulation right after the layout parameter extraction (lpe) testing go

5、od performance. the spurious free dynamic range (sfdr) of adc output signal in the simulation testing achieves above 60 db.key words： adc; cyclic; layout design; simulation目 录 1 绪论11.1 课题来源及其研究意义11.2 目前国内的研究情况11.3 研究工作的主要内容21.4 论文各部分的主要内容32 ad转换器概述42.1 ad转换器的分类和发展42.1.1 ad转换器的分类42.1.2 ad转换技术的发展历史42.

6、1.3 ad转换器的发展趋势62.2 几种类型ad工作原理72.2.1 全并行(full-flash) adc72.2.2 两步结构(flash & subrange)adc82.2.3 algorithmic(or cyclic) adc92.2.4 流水线(pipelined) adc92.2.5 过采样adc103 循环式ad转换器各模块的原理和设计113.1 循环式ad转换器的工作原理113.1.1 a/d转换的原理113.1.2 循环式a/d转换113.1.3 输入输出关系123.1.4 对失调的解决方法123.1.5 数字处理部分133.1.6 整体结构框图143.2 各模块的原理

7、和设计153.2.1 运算放大器153.2.2 动态比较器193.2.3 时钟产生电路203.2.4 加法器223.2.5 基本电路单元254 电路仿真结果274.1 运算放大器274.1.1 功能验证（tt，25）274.1.2 工艺角分析与温度特性分析324.1.3 仿真分析与总结344.2 动态比较器354.2.1 工作速度354.2.2 功耗364.2.3 回程干扰374.2.4 失调384.3 时钟产生电路394.4 加法器404.5 基本单元电路414.5.1 d触发器性能仿真414.5.2 时钟馈通414.6 整体电路前仿415 版图绘制及电路后仿真445.1 版图总体设计及总体

8、仿真结果445.2 各部分电路版图及仿真结果455.2.1 运算放大器455.2.2 动态比较器465.2.3 时钟产生电路475.2.4 加法器475.2.5 dff及移位寄存器485.2.6 反相器495.2.7 与非门496 pcb板制作及芯片测试50结 论54致 谢55参考文献56附录a 英文原文57附录b 中文翻译63v1 绪论1.1 课题来源及其研究意义随着科技的日新月异，全球高新技术领域数字化进程的不断推进，对于高性能数据转换器（包括模数转换器analog to digital converter简称adc，和数模转换器digital to analog converter简称d

9、ac）的应用越来越广泛。同时，由于芯片设计与工艺水平的提高，出现了将整个系统集成在一个微电子芯片上的系统芯片（system on a chip，简称soc）概念，将数据转换器与数字信号处理系统整合以实现soc已成为一种需要，因此对高速、高精度、基于标准cmos工艺的可嵌入式数据转换器的需求日益迫切。传统的高精度数据转换器通常是以器件的高精度和电路的复杂性为代价来实现的，其模拟器件通常采用双极工艺，因此很难与大规模数字系统进行单片集成。在混合信号系统中，a/d转换器是一个十分关键的部分。随着数字信号处理技术在高分辨率图像、视频处理及无线通讯等领域的广泛应用，对高速、高精度、基于标准cmos工艺的

10、可嵌入式adc的需求日益迫切。此外，对于正在兴起的基于ip设计和片上系统集成研究来说，更要求有基于低功耗、小面积、低电压以及可嵌入设计的adc核心模块。cmos adc的性能主要取决于所采用的电路结构，主要单元电路（运放和比较器）的性能、合理版图设计以及工艺等因素。循环式结构（pipelined architecture）是一种既能实现高速又能实现相当分辨率的结构；宽带高速运放和高速比较器将提升adc的转换速率；而合理的自校准技术和混合信号电路版图将有益于adc的分辨率。本文介绍了ad转换的原理分类、目前主要的研究情况和循环式ad转换器的设计过程，采用上华0.6umcmos标准工艺制造，精度为

11、10bit，工作目标频率为48khz数据率，信号频带小于20khz，后仿测试的adc输出信号无杂散动态范围（sfdr）达到了60db以上。1.2 目前国内的研究情况 随着数字vlsi技术的飞速发展，数字信号处理技术在高分辨率图象、视频处理及无线通信等领域广泛应用，系统设计对adc的速度和分辨率提出了更高的要求。自70年代以来，在单片adc的实现方面，相继提出了过采样delta-sigma、全并行（flash），子区式(subranging)、折叠-插值(folding and interpolating)、流水线(pipelined)和并行时间交织(parallel time-interlea

12、ved)等结构。其中，过采样delta-sigma结构通过过采样和噪声整形可以得到很高的分辨率，但是其转换速度一般在mhz以下；全并行结构由于其全并行信号处理的特点，在现有的结构中速度最高，输入到输出延迟最小，但是全并行处理也带来了功耗和面积随分辨率指数增长的缺点，不适合应用研究于高分辨率的adc；折叠插值结构应用折叠和插值技术纠正了全并行结构中电路规模指数增长的缺点，但是折叠处理限制了输入信号带宽，而且对晶体管跨导和匹配的高要求使得它不利于cmos实现；子区式结构通过将转换范围分区和信号分步转换来换取电路规模和功耗的减少，但是其以多级串行转换来得到一次输出的工作方式大大降低了转换的速度；流水

13、线结构在子区式结构的各级之间引入采样保持放大器（sha）电路，使得子区转换可以并行工作，大大提高了子区式结构的速度；并行时间交织结构将多路结构一致的adc组合在一起，使得它们对同一个输入信号进行交织时间采样，以此来实现单个adc所不能达到的速度，但是通道间失调节器和增益的不匹配、非均匀采样等问题使其难以达到较高的精度。本次毕业设计选取循环式adc作为研究对象，具有面积小、设计简单、工作效率高等特点。1.3 研究工作的主要内容1了解cyclic ad转换器的基本工作原理和目前国际国内的研究状况；2研究cyclic adc的几个主要部分：telescopic运算放大器，动态比较器，时钟产生电路、移

14、位寄存器、加法器、开关电容和基本单元电路的工作原理与设计方法。3通过cadence，hspice，protel等设计工具完成对cyclic adc的设计与仿真，及芯片测试的pcb板的设计。4采用上华0.6um cmos工艺实现adc，对于整个电路采用模拟电路的设计方法设计仿真，包括电路的前仿真、版图设计、设计规则检查（drc）、版图与电路图对比检查（lvs）及（版图参数提取）lpe和提取后仿真。5对集成adc的芯片进行整体调试和测试分析。1.4 论文各部分的主要内容论文的第二章介绍了目前ad转换器的分类和发展情况，给出了现有的几种ad转换器的工作原理。第三章阐述了循环式ad转换器的整体和各模块

15、的原理及设计实现。第四章阐述了循环式ad转换器的仿真设计结果及性能。第五章阐述了ad转换器的版图设计布局及各模块的版图设计。第六章给出ad转换器的提取参数后仿真的结果及分析。第七章为全文结论，总结了研究成果，并对未来将继续进行的研究工作提出了建议。2 ad转换器概述2.1 ad转换器的分类和发展2.1.1 ad转换器的分类ad转换器有多种分类方法，按采样频率划分为nyquist采样a/d和过采样a/d，按性能划分为高速a/d和高精度a/d，按结构划分为串行a/d、并行a/d和串并行a/d。目前的a/d种类繁多，在频率范围内还可以按电路结构细化为更多种类。中低速a/d可分为积分型a/d、过采样s

16、igma-delta型a/d、逐次逼近（successive approximation）型a/d、algorithmic a/d；高速a/d可以分为全并行（flash）a/d、两步（two-step flash）型a/d，流水线（pipeline）a/d，内插（interpolating）型a/d、折叠（folding）型a/d和时间交织型（time-interleaved）a/d。各类adc的应用领域如图2.1所示。 图2.1(a) ad转换器的应用领域(from adi) 2.1.2 ad转换技术的发展历史最早的adc 是电荷再分布型adc，用电阻或电容阵列实现。由于早期工艺水平有限，很

17、难在单片集成ic 上做高精度电阻和电容。自70 年代起，单片adc 开始得以实现。1974 年richardo e.suarez 用mos工艺实现了一个电荷再分布型adc 3。他将数字技术引入adc，用数字电路进行时序的控制和数据存储，同时用运放和两个片图2.1(b) ad转换器的应用领域(from infion)上电容代替了原来的电容阵列，实现了片上设计。由于硅片上器件尺寸存在失配，adc 的精度限制在8-10bit，早期采用激光修正的办法减小失配来提高精度。1984 年，hae seung.lee 将数字校准技术引入adc 中，设计了一个自校准12bit 12s cmos ad转换器，可以

18、在adc 空闲期间记录各种误差并存储在存贮器中，最后用数字校准技术消除误差，从而使adc 的精度突破8-10bit 的限制。随着对高精度adc 的需求越来越高，人们不断寻找更多方法。1985 年，delta-sigma 技术引入adc 中，max w.hauser 设计出一个15bit 精度8khz 信号带宽的delta sigma adc 5，将adc 的量化噪声搬到高频，最后用低通数字滤波器滤掉高频噪声。该结构不需要特殊的电阻或电容结构，片上集成一个简单的数字滤波器代替结构复杂的模拟滤波器。在追求高精度adc 的同时也在追求高速adc，最早的高速adc 主要是flash结构。后来又发明了t

19、wo step flash 结构，但是单步flash 结构的adc 很难达到8bit 以上精度。1987 年，stephen h.lewis 设计出第一个9bit 5mhz 采样率的流水线ad转换器。流水线adc 是高精度高速adc 的一个良好结合，而且还具有相当小的功耗和面积。1990 年，高精度adc 又迎来一个里程碑，b.delsignore 等人设计出第一个20bit 的sigma delta ad转换器，达到了20bit 的精度和500hz 的带宽。90 年代以后随着工艺水平的提高和数字信号处理技术的广泛应用，ad转换器发展的更迅猛，速度和精度不断提高，种类也不断繁多。flash、s

20、ar、pipeline、过采样-、interpolating、folding、time-interleaved 等各种结构彼此互相取长补短，衍生出众多的adc，满足从中低频到高频各个领域的需求。2.1.3 ad转换器的发展趋势ad转换器制造技术发展十分迅速，竞争十分激烈，制造商们不断推出低成本、高性能的adc 新产品。总的发展趋势可归为以下几方面：（1）新结构，新技术新结构(flash 型、-型、流水线型、插值型、折叠型、时间交织型、逐次逼近型) 层出不穷。-型和流水线型已分别成为高分辨率adc 和高速adc的主流结构。新技术不断应用到各类adc 中，传统的逐次逼近型adc 采用电荷再分布技术

21、，使逐次逼近型adc 的速度和分辨率都有了明显提高，流水线adc采用数字校准或电容平均技术提高精度。（2）高分辨率和高精度需要数字化的信源的动态范围越来越大，要求数据转换器的精度越来越高。高分辨率的-型adc 已被用于数字音频系统，使音频信号的动态范围和信噪比大大提高；高分辨率又高精度的-型adc 被用于仪表测量系统。（3）高速度由于需要数字化的信源带宽越来越宽，要求数据转换器的工作速度越来越高，流水线结构圆满的解决了速度和分辨率之间的矛盾，为数字视频和数字通信领域提供了高速、高分辨率的adc。流水线adc 速度已突破200ms/s，flash adc速度突破1gs/s，时间交织adc 速度达

22、到40gs/s。本来属于中、低速的逐次逼近型、-型adc 的转换速度也在不断提高, -型adc 采样速度已达到25ms/s。（4）低电压和低功耗便携式消费电子产品需要数据转换器的功耗越来越小。使用1.85v 单电源的adc 已十分流行，低功耗adc 的功率已降到几十毫瓦。这种发展趋势体现了“1v 电子学”的新概念。（5）小型化小型表面贴装芯片越来越流行，满足了系统的小型化要求和自动贴装生产线的需要。（6）单片系统易于集成化实现，特别是能与数字电路(dsp、cpu)集成在同一芯片上，构成ad转换子系统，大大简化了系统结构和提高了系统可靠性。（7）极限工艺、多样工艺由于数字电路多采用最先进的工艺(

23、0.18m、0.13m)来达到2ghz 以上的工作速度，为了能与数字电路的集成在同一芯片，要求数据转换器采用极限工艺，另一方面采用极限工艺实现极限指标。采用0.18m、0.13m 工艺的adc 已比较完善和成熟，基于90nm 工艺的adc 正处于研究起步阶段，isscc2004 上已有两个采用90nm cmos 工艺的adc。采用多种工艺(cmos、bicmos、si、sige)，利用各种工艺的优点设计高性能的adc，采用0.12m sige 工艺实现了目前世界最快的40gs/s 的ad转换速度。（8）模拟数字化数字技术的发展使得越来越多的模拟功能由数字部分完成。模拟电路的各种噪声误差通过数字

24、技术纠正和减小。如模拟部分采用线性度很差的电阻负载运放，但是通过强大的数字校准，实现了12bit 的精度和75mhz 的采样频率。2.2 几种类型ad工作原理2.2.1 全并行(full-flash) adc图2.2 flash adc全并行flash adc 是速度最快结构最简单的adc，典型结构如图2.2 所示，采用 个比较器实现n 位精度。参考电压通过2n+1 个串联电阻分压，分别作为每个比较器的阈值电压，比较器的输出为温度计码，通过译码电路转换为二进制码，最后通过输出级输出。flash adc 具有以下特点：速度快。由于模数转换只需通过一次比较就能完成，因此flash adc 是所有a

25、dc 中工作速度最快的，它的速度仅仅由比较器限制。目前flash ad 的转换速度最高达到1.6ghz；面积大，功耗大。由于比较器的数目和电阻的数目与adc 精度成2 的幂指数关系，因此flash adc 的硬件消耗非常大，由此带来面积大、成本高、和功耗大的一些不足；精度有限。flash adc 中，参考电压受电阻匹配特性限制，非线性输入电容随比较器数目增多而增大，比较器的失调，adc 的精度限制在8bit 以下；电路结构简单，无需采样保持电路。为了减小flash adc 的不足，实际设计常采用如下技术，为了减小比较器失调的影响，通常采用前置运放(preamplifier)自动调零(auto-

26、zeroing)比较器，采用平均(average)技术和插值(interpolation)技术减小非线性输入电容和参考电压误差。flash adc 主要应用于高速存储器、高速仪器仪表、接口电路中。工艺以双极型为主，双极型晶体管的高速度和高匹配度使得双极工艺在flash adc 中占主导地位。高速cmos adc 仍然是很需要，虽然cmos 器件跨导低，失配大，但是易与cmos 信号处理环境集成。2.2.2 两步结构(flash & subrange)adc两步结构adc 分两步进行模数转换，如图2.3 所示，先用一个粗分flashadc 得到高n1 bit，然后将n1 bit 作数模变换，得到

27、的模拟值与原信号相减，所得余量放大倍，最后用一细分flash adc 将放大后的余量作模数变换得到低n2 bit。图2.3 两步结构adc与full-flash adc 相比，两步结构adc 大大减小了比较器的数目，需要2个比较器，具有功耗低，芯片面积小，电容负载小，对比较器失调的敏感度小的特点。而且两步结构还能提高adc 的精度，达到10bit 以上。但是电路中存在采样保持电路，限制了adc 的最高转换速度。两步结构adc 是常用的高速中等精度adc，典型指标为10bit 以上，几十几百ms/s，常用在视频信号采集等领域。2.2.3 algorithmic(or cyclic) adc图2.

28、4 algorithmic(or cyclic) adc图2.4 为结构原理图。algorithmic adc ，即循环式adc的工作原理与流水线adc 类似，不同的是它只用一个子adc完成所有转换，这样就需要m个周期才能完成转换，速度比较慢，但是面积和功耗比流水线adc 大大减小。与流水线adc 一样，algorithmic ad 对电路的失配、运放增益误差、比较器失调比较敏感。精度受到一定程度限制，一般在10bit 以内。2.2.4 流水线(pipelined) adc流水线结构由两步结构演化而来，由m 级flash adc 构成，每级包含采样保持、子adc、子dac、减法器、余量放大器等

29、，从高位到低位依次算出数字转换码。由于每级都有采样保持电路，各级可以同时工作，大大提高了转换速度。采用rsd(redundant signed digit)、平均技术、校准技术等可以获得较高的精度，目前流水线adc 速度最快达200ms/s 以上，精度最高达15bit。此外，流水线结构adc面积小，比较器数目为m(2n/m)量级，以一个9 级每级1.5bit 的10bit adc为例，仅需要19 个比较器。流水线结构还具有较小的功耗，由于噪声逐级衰减，所以各级流水线的功耗可以逐级减小，低功耗流水线adc 的功耗已达到20mw以下。自1987 年第一个9bit 5ms/s 流水线adc 诞生以来

30、，目前流水线adc 已发展到220ms/s 10bit，20ms/s 15bit水平。图2.5 流水线adc2.2.5 过采样adc图2.6 过采样 adc图2.6 为过采样 adc 的结构原理图，普通adc 的量化噪声是白噪声，噪声功率在频域上平均分布，且总量一定，采用过采样技术将噪声的功率密度减小，采用sigma-delta 技术对噪声整形，将噪声搬到高频，用数字滤波器滤掉高频噪声，获得很小的量化噪声，从而提高精度。 adc 的特点是精度高，最高已达到24bit，模拟电路的比例小，对模拟电路的要求降低，对电容等匹配误差敏感度减小。此外，它的结构简单，采用简单的1bit dac 可以避免多b

31、it dac 的非线性。过采样 adc 应用在音频、图像处理、adsl 通讯等领域。3 循环式ad转换器各模块的原理和设计3.1 循环式ad转换器的工作原理 3.1.1 a/d转换的原理a/d转换的原理框图如图3.1：图3.1 a/d转换的原理框图抗混迭滤波器将输入信号频带以外的信号滤除，抽样电路在抽样时钟控制下对输入信号抽样成为时间离散信号，保持电路在变换过程中保持抽样值不变，量化电路将抽样值变换为最接近的由二进制数字表示的值，编码电路将二进制数字值变换为包括符号位的码字，时钟与控制电路提供变换器所需时钟信号并按变换过程控制各部分电路的动作。3.1.2 循环式a/d转换循环a/d转换的原理框

32、图如图3.2所示：图3.2 循环式a/d转换的原理框图通过采样开关的选择性闭合，第一级在转换周期开始时对vin采样，随后对第二级输出采样，构成循环转换，每个时钟周期转换一级，精度增加1bit。经过若干个时钟周期输出本次转换结果，继续下一次数据转换，采样开关重新对vin采样。具体结构如图3.3，每一个采样/放大模块称为mdac（multiply digital-analog converter），完成ad转换中的采样、放大、d/a、模拟减法功能，在图3.3中用虚线框表示。a/d功能由图中的动态比较器来完成。图3.3 循环式a/d转换的细化框图3.1.3 输入输出关系 循环式转换因其结构特点，参考

33、电压值固定。每步转换因精度增加1bit，电压范围是转换前的1/2，因此需要放大2倍，并根据转换的结果决定加上或减去vr，以保证输出与输入在放大2倍情况下的线性对应关系。对于1bit mdac，输出（即下一级的输入）与本级输入的关系如图3.4。图3.4 1bit电路输入输出关系图当a/d转换结果为0时，vo=2vi+vr；当a/d转换结果为1时，vo=2vi-vr。上述是理想情况下的结果，但当比较器有失调时，输出的阶跃位置将不在vi=0处，此时输出将超出(-vr,vr)的范围，将导致后面各级转换出错！3.1.4 对失调的解决方法解决失调的办法是采用1.5-bit级比较器，采用冗余信息来使转换结果

34、落在允许范围内。只要比较器失调vds1 (3.1)其中vgs1为mm1管的栅源电压，vth为mos管的阈值电压，vds1为mm1管的源漏极电压，工作在线性区。由两管漏源电流相等，可以列写电流方程1： (3.2)其中kn为mos管的本征跨导参数，w/l为mos管的宽长比。这里忽略了二阶效应。设计的目标是使得vgs0vth+vov，vds1vov，代入上式解得约束条件为 (3.3)考虑到二阶效应的影响，mm0与mm1的尺寸比例常取大于3的值。为了获得2倍过驱电压，可以使用图（b）的结构，为了使mm3和mm4的漏源电压分别等于过驱电压vov，mm2、mm3、mm4的尺寸比例为5:3:1。完整的偏置电

35、路如图3.12所示。 以下对该运算放大器的性能指标进行手工估计，列写出决定电气性能的公式，以便于在仿真中进行调试改进。1、 差模增益 (3.4)2、 共模增益 (3.5)3、 电压输出摆幅 (3.6)4、 频率特性输出节点具有大的输出电阻和对地电容，成为主极点。这种运算放大器的第一非主极点频率很高，因此可以将这个放大器看作单极点系统。单极点系统在反馈运用时是稳定的无需补偿。其主极点满足公式3.7： (3.7)运算放大器在设计中的宏模型符号如图3.14所示。图3.14 运算放大器的宏模型3.2.2 动态比较器由动态比较器组成的开关信号产生电路在本设计中被认为是模拟电路，它和运算放大器、开关电容阵

36、列一起构成循环式adc信号转换的核心部分。其电路原理如图3.15：其工作原理如下：当为0时，导通，截止；将、的栅极充电至高电平，由于的隔离作用，工作在深线性区，这几个mos管可等效为压控电阻。m8,m9的等效电阻为1： (3.8)的等效电阻为：图3.15 动态比较器原理图 (3.9)其中vip,vin和vrp,vrn为两输入比较电压。如果，则当向高电平转变时，电路左支路的下拉能力更强，使得的漏极电压低于的漏极电压，由于电路具有正反馈的配置，正反馈使得的漏极电压趋于0，的漏极点压趋于，经反相器后输出；当时，分析方法相同。比较器要正常工作应使得的栅源电压大于阈值电压（约0.8v）。3.2.3 时钟

37、产生电路电路工作原理如图3.16。对于最上面的d触发器，有 (3.10)各周期内d触发器的具体值如表3.1。对于双相不交叠时钟产生电路部分，f1、f2分别是k1、k2经过4个反相器延时之后的信号。从表4.2中可以看到，双相不交叠时钟信号的产生过程。其中，第3、7列分别是k1(k2)、f1(f2)经过2个反相器延时之前的信号，它们之间是不交叠的。表3.1 不同周期内d触发器各节点值列表周期#节点q1q1nq2q2nst1(半个周期之后)001011110010201100310100表3.2 双相不交叠时钟产生过程中各节点值列表上面一行各个节点下面一行各个节点clk012345678012345

38、678001010101010101010100101010101010101010010101010101010101一个完整周期110101010110101010111010101010101010101101010101010101010010101010110101010100101010101010101010010101010101010101110101010110101010111010101010101010101101010101010101010对于s1和s2的部分，将时钟k1经过st1和st1进行筛选，在四个周期之内，从s1输出一个正脉冲，s2输出另外三个正脉冲。其时

39、序图如图3.16。图3.16 主要信号时序图时钟产生电路在设计中的宏模型表示符号如图3.17所示。图3.17 时钟产生电路宏模型 时钟产生电路除了vdd和gnd端外，输入端为时钟信号clk_in，输出端包括f1，f2，k1，k2，nf1，nf2，nk1，nk2，s1，s2，ns1，ns2。3.2.4 加法器加法器主要将移位寄存器的输出结果（9位）相加，即构成一个10bit加法器。为了便于模块化设计，这里设计了一个一位全加器，然后由这些一位全加器构成10bit异步加法器。采用互补静态cmos实现一位全加器。电路如图3.18，其中a、b是输入信号，ci是进位输入，s是输出信号，co是进位输出。电路

40、的逻辑可写成： (3.11)图3.18 一位全加器结构图加法器在设计中的宏模型单元如图3.19。图3.19 加法器宏模型单元一位全加器除了vdd和gnd外，输入端包括a，b，ci（进位输入端），输出端包括s（和），co（进位输出端）。10bit全加器由10个一位全加器级联构成，其电路原理如图3.20。图3.20 10bit全加器结构图10bit全加器电路宏模型符号如图3.21所示。输入端包括l0l9、m0m8，输出端包括d0d9。图3.21 10bit全加器电路宏模型3.2.5 基本电路单元 在时钟产生电路、移位寄存器等数字处理模块中将广泛使用反相器、与非门、dff等逻辑单元。将这些单元设计成

41、为通用模块，以便在设计中重复利用。1、tspc d触发器d触发器电路结构如图3.22。当clk为低电平时，输入反相器将输入信号d采样至节点x；如果x为低电平y节点将被充电至高电平，否则y将保持原有电平值。第三级反相器无效，z、q点保持原有电平。clk为高电平时，输入反相器处于保持状态，如果x为低电平，由于y已经是高电平，则q将变为高电平；如果x为高电平，则x先使得y变为低电平，然后再通过两个反相器使得q变为低电平。这个触发器的建立时间为输入反相器的传播延时。注意到当x为高电平时，当clk为高电平时，如果输入端变为高电平时将使得x节点放电因此，对于d=0的情况，输入端d必须在clk为高电平时保持

42、一段时间，以使得x点的电平传播至y节点，该电路的保持时间应为输入反相器的传播延时或更短。这个触发器的传播与输入有关，当输入d=0时为三个反相器的延时；当输入d=1时为两个反相器的传播延时。图3.22 tspc d触发器结构图从以上分析来看，该触发器为上升沿触发的触发器。对d触发器参数估计如下：建立时间：保持时间：传播延时：2、移位寄存器阵列 以上述的dff为基础，构建移位寄存器阵列，结构如图3.23：图3.23 移位寄存器阵列图3、反相器和与非门主要是时钟电路中需要用到的几种反相器和与非门，方便时钟电路的搭建。反相器有以下三种尺寸：wp5u，wn2u，m1；wp15u，wn6u，m3；wp15

43、u，wn5u，m1，电路结构如图3.24(a) 与非门有以下两种尺寸：wp5u，wn4u，m=1；wp15u，wn12u，m=1，电路结构如图3.24(b)图3.24 反相器和与非门电路结构4 电路仿真结果在前面的电路原理中已经详细介绍了10bit循环式adc的电路工作原理。整体电路如图3.9所示。电路中不仅包括模拟电路部分，也包括数字电路部分。在进行hspice仿真时并不区分数据是模拟信号还是数字信号，因此在数字部分中电平5v代表信号“1”，电平0v代表信号“0”。由于采用全定制设计，整体hspice仿真速度非常慢，但仿真结果可信度较高。下面将分别给出各电路模块和整体电路的前仿真结果。4.1

44、 运算放大器4.1.1 功能验证（tt，25）为了保证运算放大器的基本功能正确，下面首先在典型工艺参数（tt corner，25）下对运算放大器的性能进行仿真验证。验证按照静态工作点，直流特性，交流特性的顺序进行。注意：运算放大器测试使均为空载测试。由于原电路使用sc电路构成共模反馈，为了便于仿真运放性能，这里使用cmfb宏模型。我们希望输出共模电平（vopvon）/2）尽可能等于vdd/2，于是在仿真中设定如下参数：efb vfb 0 vol=(v(on)/2+v(op)/2-2.5)*100这里vfb为cmfb输出共模点，也即放大级尾电流管的栅压。通过控制该点电压从而使输出共模点稳定在2.

45、5v左右。其中cmfb环路增益设定为100，该值越大则cmfb效果越好，但过大则会导致仿真迭代收敛性问题。1、 静态工作点运算放大器的静态工作点如图4.1所示。图4.1 运算放大器的静态工作点这里的输入共模电平为vin,cm1.3v。由仿真结果可以看出，输出共模电平为vo,cmvopvon2.5093v，偏置电压vb13.5455v，vb22.9302v，vb31.9796v，vfb0.9350v。放大级各mos管均工作于饱和状态，这说明电路静态工作点正常。2、 直流特性这里将对运算放大器的输入共模范围，输出电压摆幅进行仿真。进行输入共模范围仿真测试的电路配置如图4.2。图4.2 输入共模范围

46、仿真电路仿真结果曲线如下所示：图4.3 运算放大器输入共模电压范围曲线该电路是单位增益反馈配置，对于闭环测试，当输出电压随输入电压变化斜率为1时，认为该范围为输入共模电压范围，由图读得为1.01v，1.66v。将运算放大器接成闭环测试电压输出摆幅，闭环增益为10，电路配置如图4.4所示。图4.4 测试输出电压摆幅电路仿真结果如图4.5所示：图4.5 输出电压摆幅测试曲线图4.5上图表示输出电压随输入变化的曲线，下图为上图对输入求斜率。在闭环增益为10（1）的范围内，可以读得输出电压摆幅为2.69v，2.73v，即5.42v。3、 交流特性这里对运算放大器的频率响应特性，共模抑制特性，电源抑制特

47、性，以及压摆率，建立时间和噪声特性进行仿真。其中频率响应特性测试电路配置如图4.6所示。图4.6 运算放大器频率响应仿真电路仿真得到的幅度频率响应曲线和相位频率响应曲线如图4.7。图4.7 运算放大器的幅频特性和相频特性曲线 从图中读得运算放大器低频增益av206066.3db，单位增益带宽gb1.57ghz，相位裕度为25度。由于这是一个单级放大器，因此具有很高的速度。在实际运用中，由于负载电容的存在，单位增益带宽值将小于仿真值。测试运算放大器的共模抑制比（cmrr）的电路配置仍如图4.6所示，只是输入端接共模电平。可以仿真得到共模电压增益的频率响应，用测得的差模电压增益的结果除以共模电压增益，即得运算放大器的cmrr参数。仿真得到的cmrr曲线如图4.8所示。图4.8 运算放大器的共模抑制比曲线由图读得低频cmrr141db。电源电压抑制比（psrr）是测量vdd漂移造成的失调。将交流信号加在vdd上，测量输出电压的频率响应特性，然后用差模电压增益的值除之，即得电源电压抑制比得