计算机组成原理第4章

1、计算机组成原理计算机组成原理 张丽杰张丽杰 第版第版 第第章章 存存 储储 器器 4.1 概述概述 4.2 主存储器主存储器 4.3 高速缓冲存储器高速缓冲存储器 4.4 辅助存储器辅助存储器 4.1 概概 述述 一、存储器分类一、存储器分类 1. 按存储介质分类按存储介质分类 (1) 半导体存储器半导体存储器 (2) 磁表面存储器磁表面存储器 (3) 磁芯存储器磁芯存储器 (4) 光盘存储器光盘存储器 易失易失TTL 、MOS 磁头、载磁体磁头、载磁体 硬磁材料、环状元件硬磁材料、环状元件 激光、磁光材料激光、磁光材料 非非 易易 失失 (1) 存取时间与物理地址无关（随机访问）存取时间与物

2、理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带 2. 按存取方式分类按存取方式分类 (2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘 在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写 在程序的执行过程中在程序的执行过程中 只只 读读 磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache） Flash Memory 存存 储储 器器 主存储器主存储器 辅助存储器辅助存储器 MROM PROM EPROM EEPROM RAM ROM

3、静态静态 RAM 动态动态 RAM 3. 按在计算机中的作用分类按在计算机中的作用分类 高高 低低 小小 大大 快快 慢慢 辅存辅存 寄存器寄存器 缓存缓存 主存主存 磁盘磁盘 光盘光盘 磁带磁带 光盘光盘 磁带磁带 速度速度容量容量 价格价格 位位 1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构 CPU CPU 主机主机 缓存缓存CPU主存主存辅存辅存 2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次 缓存缓存主存主存辅存辅存主存主存 虚拟存储器虚拟存储器 10 ns20 ns200 nsms 虚地址虚地址 逻辑地址逻辑地址 实

4、地址实地址 物理地址物理地址 主存储器主存储器 （速度）（速度）（容量）（容量） 4.2 主存储器主存储器 一、概述一、概述 1. 主存的基本组成主存的基本组成 存储体存储体 驱动器驱动器 译码器译码器 MAR 控制电路控制电路 读读 写写 电电 路路 MDR 地址总线地址总线 数据总线数据总线 读读写写 2. 主存和主存和 CPU 的联系的联系 MDR MAR CPU主主 存存 读读 数据总线数据总线 地址总线地址总线 写写 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址 设地址线设地址线 24 根根按按 字节字节 寻址寻址 按按 字字 寻址寻址若字长

5、为若字长为 16 位位 按按 字字 寻址寻址若字长为若字长为 32 位位 字地址字地址 字节地址字节地址 111098 7654 3210 8 4 0 字节地址字节地址 字地址字地址 45 23 01 4 2 0 3. 主存中存储单元地址的分配主存中存储单元地址的分配 224 = 16 M 8 M 4 M 如如 16 MB （227位）位）的存储器的存储器 按按 字节字节 寻址寻址 按按 字（字（16位）位）寻址寻址 按按 字字 （32位）位）寻址寻址 224= 16 M 223 = 8 M 222 = 4 M 寻址范围寻址范围容量容量 224 = 227位位 223 = 227位位 222

6、= 227位位 字节字节 寻址寻址 字（字（16位）位）寻址寻址 字字 （32位）位）寻址寻址 24 位位 23 位位 22 位位 字节地址字节地址 字节地址字节地址 23 24 25 (2) 存储速度存储速度 4. 主存的技术指标主存的技术指标 (1) 存储容量存储容量 (3) 存储器的带宽存储器的带宽 主存主存 存放二进制代码的总位数存放二进制代码的总位数 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作 （读或写）所需的（读或写）所需的 最小间隔时间最小

7、间隔时间 位位/秒秒 芯片容量芯片容量 二、半导体存储芯片简介二、半导体存储芯片简介 1. 半导体存储芯片的基本结构半导体存储芯片的基本结构 译译 码码 驱驱 动动 存存 储储 矩矩 阵阵 读读 写写 电电 路路 1K4位位 16K1位位 8K8位位 片选线片选线 读读/写控制线写控制线 地地 址址 线线 数数 据据 线线 地址线地址线（单向）（单向）数据线数据线（双向）（双向） 104 141 138 二、半导体存储芯片简介二、半导体存储芯片简介 1. 半导体存储芯片的基本结构半导体存储芯片的基本结构 译译 码码 驱驱 动动 存存 储储 矩矩 阵阵 读读 写写 电电 路路 片选线片选线 读读

8、/写控制线写控制线 地地 址址 线线 数数 据据 线线 片选线片选线 读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读） （允许读）（允许读） CSCE WE （允许写）（允许写）WEOE 存储芯片片选线的作用存储芯片片选线的作用 用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片 当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片 16K 1位位 8片片 16K 1位位 8片片 16K 1 位位 8片片 16K 1位位 0,0 15,015,7 0,7 读读/写控制电路写控制电路 地地 址址 译译 码码

9、 器器 字线字线 0 15 168矩阵矩阵 07 D 07 D 位线位线 读读 / 写选通写选通 A 3 A 2 A 1 A 0 2. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式 (1) 线选法线选法 0 0 0 0 0,00,7 0 07 D 07 D 读读 / 写写选通选通 读读/写控制电路写控制电路 A 3 A 2 A 1 A 0 A 4 0,310,0 31,031,31 Y 地址译码器地址译码器 X 地地 址址 译译 码码 器器 3232 矩阵矩阵 A 9 I/O A 8 A 7 A 56 A Y0Y31 X 0 X 31 D 读读/写写 (2) 重合法重合法 0000

10、0 0 0 0 0 0 0,0 31,0 0,31 I/O D 0,0 读读 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路 A 触发器非端触发器非端 1 T 4 T触发器触发器 5TT6、 行开关行开关 7TT8、 列开关列开关 7TT8、 一列共用一列共用 A 触发器原端触发器原端 T1 T4 T5T6 T7T8 A A 写放大器写放大器写放大器写放大器 DIN 写选择写选择读选择读选择 DOUT 读放读放 位线位线A位线位线A 列地址选择列地址选择 行地址选择行地址选择 T1 T4 A T1 T4 T

11、5T6 T7T8 A 写放大器写放大器写放大器写放大器 DIN 写选择写选择读选择读选择 读放读放 位线位线A 位线位线A 列地址选择列地址选择 行地址选择行地址选择 DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开 T7、T8 开开列选列选 读放读放DOUT VAT6T8 DOUT 读选择有效读选择有效 T1 T4 T5T6 T7T8 A A DIN 位线位线A位线位线A 列地址选择列地址选择 行地址选择行地址选择 写放写放写放写放 读放读放 DOUT 写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、

12、T6 开开 两个写放两个写放 DIN 列选列选T7、T8 开开 （左）（左） 反相反相T5A （右）（右） T8T6A DIN DIN T7 写选择有效写选择有效 T1 T4 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性 存储容量存储容量 1K4 位位 I/O1 I/O2 I/O3 I/O4 A 0 A8 A 9 WECS VCCGND Intel 2114 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 A3 A4 A5 A6 A7 A8 A0 A1 A2 A9 15 031 1647 3263 48 150311647326348 读写电路读

13、写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 第一组第一组第二组第二组第三组第三组第四组第四组 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 第一组第一组第二组第二组第三组第三组第四组第四组 0 0 0 0 0 0 0 0 0 0 Int

14、el 2114 RAM 矩阵矩阵 (64 64) 读读 第一组第一组第二组第二组第三组第三组第四组第四组 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 150311647326348 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (

15、64 64) 读读 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 150311647326348 0 164832 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码

16、I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 150311647326348 0 164832 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 0163248 CS WE 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 164832 第一组第一组第二组第二组第三组第三组第

17、四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 150311647326348 0163248 0 0 0 0 0 0 0 0 0 0 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 150311647

18、326348 0163248 0 164832 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 150311647326348 0163248 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 164832

19、15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读 150311647326348 0163248 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 164832 I/O1I/O2I/O3I/O4 A3 A4 A

20、5 A6 A7 A8 A0 A1 A2 A9 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地

21、址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 第一组第一组第二组第二组第三组第三组第四组第四组 0 0 0 0 0 0 0 0 0 0 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 第一组第一组第二组第二组第三组第三组第四组第四组 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0

22、0 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 150311647326348 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 I/O1I/O2I/O3I/O4 WE CS 0 0 0 0 0 0 0 0 0 0 150311647326348 WE CS 0 164832 第一组第一组第二组第

23、二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 I/O1I/O2I/O3I/O4 WE CS 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 0 0 0 0 0 0 0 0 0 0 150311647326348 I/O1I/O2I/O3I/O4 0 164832 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 I/

24、O1I/O2I/O3I/O4 WE CS 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 0 0 0 0 0 0 0 0 0 0 150311647326348 I/O1I/O2I/O3I/O4 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 164832 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 I/O1I/O2I/O3I/O4

25、WE CS 15 031 1647 3263 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 0 0 0 0 0 0 0 0 0 0 150311647326348 I/O1I/O2I/O3I/O4 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 164832 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 I/O1I/O2I/O3I/O4 15 031 1647 326

26、3 48 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 WE CS 0 0 0 0 0 0 0 0 0 0 150311647326348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 I/O1I/O2I/O3I/O4 0 164832 第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写 I/O1I/O2I/O3I/O4 15 031 1647 3263 48 1503116473

27、26348 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0 1 63 0 15 行行 地地 址址 译译 码码 列列 地地 址址 译译 码码 WE CS 0 0 0 0 0 0 0 0 0 0 150311647326348 I/O1I/O2I/O3I/O4 读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路 0163248 0 164832 A CS DOUT 地址有效地址有效 地址失效地址失效 片选失效片选失效 数据有效数据有效数据稳定数据稳定 高阻高阻 (3) 静态静态 RAM 读读 时序时序 t A t CO t OHA t OTD t RC 片选有效

28、片选有效 读周期读周期 t tRC RC 地址有效 地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效 地址有效数据稳定数据稳定 t tCO CO 片选有效 片选有效数据稳定数据稳定 t tOTD OTD 片选失效 片选失效输出高阻输出高阻t tOHA OHA 地址失效后的 地址失效后的数据维持时间数据维持时间 A CS WE D OUT D IN (4) 静态静态 RAM (2114) 写写 时序时序 t WC t W t AW t DW t DH t WR 写周期写周期 t tWC WC 地址有效 地址有效下一次地址有下一次地址有 效效 写时间写时间 t tW W

29、写命令 写命令 WEWE 的有效时间的有效时间t tAW AW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间 t tWR WR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定 数据稳定 WE WE 失效失效t tDH DH WE WE 失效后的数据维持时间失效后的数据维持时间 DD 预充电信号预充电信号 读选择线读选择线 写数据线写数据线 写选择线写选择线 读数据线读数据线 V Cg T4 T3 T2 T1 1 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM ) 读出与原存信息相反读出与原存信息相反读出时数据线有电流读出

30、时数据线有电流 为为 “1” 数据线数据线 Cs T 字线字线 DD V 0 10 1 1 0 写入与输入信息相同写入与输入信息相同写入时写入时 CS 充电充电 为为 “1” 放电放电 为为 “0” T3 T2 T1 T 无电流无电流有电流有电流 单元单元 电路电路 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 1 A9 A8 A7 A6 A5 31 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 (2) 动态动态 R

31、AM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读 0 0 0 0 0 00000 0 D 0 0 单元单元 电路电路 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 1 1

32、 1 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码

33、码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 1 1 1 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 01000 1 1 1 1 1 三管动态

34、三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 1 1 1 1 1 1 01000 1 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器

35、器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新

36、放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态

37、 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路 A9 A8 A7 A6 A5 读读 写写 控控 制制 电电 路路 列列 地地 址址 译译 码码 器器 读选择线读选择线 写选择线写选择线 D 单元单元 电路电路 行行 地地 址址 译译 码码 器器 0 0 1 1 31 31 131 A4A3A2A1A0 刷新放大器刷新放大器 写写 数数 据据 线线 读读 数数 据据 线线 0 D 1 1 1 1 1 01000 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写 读读 写写 控控 制制 电电 路路 时序与控制时序与控制 行时钟行时钟 列

38、时钟列时钟 写时钟写时钟 WE RAS CAS A 6 A 0 存储单元阵列存储单元阵列 基准单元基准单元 行行 译译 码码 列译码器列译码器 再生放大器再生放大器 列译码器列译码器 读读 出出 放放 大大 基准单元基准单元 存储单元阵列存储单元阵列 行行 译译 码码 I/O 缓存器缓存器 数据输出数据输出 驱动驱动 数据输入数据输入 寄存器寄存器 DIN DOUT 行地址行地址 缓存器缓存器 列地址列地址 缓存器缓存器 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性 DIN DOUT A 6 A 0 读放大器读放大器 读放大器读放大器 读放大器读放大器 063641

39、27 128 根行线根行线 Cs 0 127 1 128 列列 选选 择择 读读/写线写线 数据输入数据输入I/O缓冲缓冲输出驱动输出驱动 DOUT DIN Cs 4116 (16K 1位位) 芯片芯片 读读 原理原理 读放大器读放大器 读放大器读放大器 读放大器读放大器 63 0 0 0 I/O缓冲缓冲输出驱动输出驱动 OUT D 读放大器读放大器 读放大器读放大器 读放大器读放大器 06364127 128 根行线根行线 Cs 0 127 1 128 列列 选选 择择 读读/写线写线 数据输入数据输入I/O缓冲缓冲输出驱动输出驱动 DOUT DIN Cs 4116 (16K1位位) 芯片芯

40、片 写写 原理原理 数据输入数据输入 I/O缓冲缓冲I/O缓冲缓冲 DIN 读出放大器读出放大器 读放大器读放大器 63 0 (3) 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送 写时序写时序 行地址行地址 RAS 有效有效 写允许写允许 WE 有效有效(高高) 数据数据 DOUT 有效 有效 数据数据 DIN 有效 有效 读时序读时序 行地址行地址 RAS 有效有效 写允许写允许 WE 有效有效(低低) 列地址列地址 CAS 有效有效 列地址列地址 CAS 有效有效 (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周

41、期为0.5 s s ） “死时间率死时间率” 为为 128/4 000 100% = 3.2% “死区死区” 为为 0.5 s s 128 = 64 s s 周期序号周期序号 地址序号地址序号 tc 0123871 387201 tctctctc 3999 V W01127 读读/写或维持写或维持刷新刷新读读/写或维持写或维持 3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms） 刷新序号刷新序号 tc X tc Y 以以128 128 矩阵为例矩阵为例 tC = = tM + + tR 读写读写 刷新刷新 无无 “死区死区

42、” 分散刷新分散刷新（存取周期为存取周期为1 s ） (存取周期为存取周期为 0.5 s + 0.5 s ) 以以 128 128 矩阵为例矩阵为例 W/R REF 0 W/R tRt M tC REF 126 REF 127 REF W/RW/RW/RW/R 刷新间隔刷新间隔 128 个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新） 对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ） 将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区” “死区死区” 为为 0.5 s s 若每隔

43、若每隔 15.6 s s 刷新一行刷新一行 每行每隔每行每隔 2 ms 刷新一次刷新一次 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较 DRAMSRAM 存储原理存储原理 集成度集成度 芯片引脚芯片引脚 功耗功耗 价格价格 速度速度 刷新刷新 电容电容触发器触发器 高高低低 少少多多 小小大大 低低高高 慢慢快快 有有无无 主存主存 缓存缓存 四、只读存储器（四、只读存储器（ROM） 1. 掩模掩模 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1” 行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” 2. PROM (一次性编程一次

44、性编程) VCC 行线行线 列线列线 熔丝熔丝 熔丝断熔丝断为为 “0” 为为 “1”熔丝未断熔丝未断 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路 G 栅极栅极 S 源源 D 漏漏 紫外线全部擦洗紫外线全部擦洗 D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0” D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1” SGD N + N + P基片基片 G D S 浮动栅浮动栅 SiO2 + + + + + _ _ _ 控制逻辑控制逻辑 Y 译码译码 X 译译 码码 数据缓冲

45、区数据缓冲区 Y 控制控制 128 128 存储矩阵存储矩阵 PD/Progr CS A10 A7 A6 A0 DO0 DO7 1 12 A7 A1 A0 VSS DO2 DO0 DO1 2716 24 13 VCC A8 A9 VPP CS A10 PD/Progr DO3 DO7 (2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚 PD/Progr PD/Progr 功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写 局部擦写局部擦写 全部擦写全部擦写 5. Flash Memory (闪速

46、型存储器闪速型存储器) 比比 EEPROM快快 EPROM价格便宜价格便宜 集成度高集成度高 EEPROM电可擦洗重写电可擦洗重写 具备具备 RAM 功能功能 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长） 10根地址线根地址线 8根数据线根数据线 D D D 0 4 7 9 A A 0 21142114 CS WE 2片片 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组

47、成存储芯片组成 2K 8位位 的存储器的存储器 11根地址线根地址线 8根数据线根数据线 ？片？片2片片 1K 8 8位位1K 8 8位位 D7 D0 WE A1 A0 A9 CS0 A10 1 CS1 (3) 字、位扩展字、位扩展 用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器 8根数据线根数据线 12根地址线根地址线 WE A8 A9 A0 . D7 D0 A11 A10 CS0CS1CS2CS3 片选片选 译码译码 1K41K41K41K41K41K41K41K4 ？片？片8片片 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接

48、 (2) 数据线的连接数据线的连接 (3) 读读/写命令线的连接写命令线的连接 (4) 片选线的连接片选线的连接 (5) 合理选择存储芯片合理选择存储芯片 (6) 其他其他 时序、负载时序、负载 例例4.1 设设 CPU 有有 16 根地址线根地址线，8 根数据线，根数据线， MREQ 访存控制信号（低电平有效），访存控制信号（低电平有效）， WR 读读/写控制信号（高电平为读，低电平为写）写控制信号（高电平为读，低电平为写） RAM ：1K4位；位；4K8位；位；8K8 位位 ROM ：2K8位；位；4K8位；位；8K8 位位 74LS138 译码器和各种门电路译码器和各种门电路 画出画出

49、CPU 与存储器的连接图，要求与存储器的连接图，要求 主存地址空间分配：主存地址空间分配： 6000H67FFH 为系统程序区；为系统程序区； 6800H6BFFH 为用户程序区。为用户程序区。 合理选用上述存储芯片，说明各选几片？合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑图。详细画出存储芯片的片选逻辑图。 例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码 (2) 确定芯片的数量及类型确定芯片的数量及类型 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15A14A13 A11 A10 A7 A4 A3 A0 0 1 1 0

50、0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 2K8位位 1K8位位 RAM 2片片1K4位位 ROM 1片片 2K8位位 (3) 分配地址线分配地址线 A10 A0 接接 2K 8位位 ROM 的地址线的地址线 A9 A0 接接 1K 4位位 RAM 的地址线的地址线 (4) 确定片选信号确定片选信号 C B A 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15 A13 A11 A10 A7 A4 A3 A0 0 1 1 0 0 1 1 1

51、1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 2K 8位位 1片片 ROM 1K 4位位 2片片RAM 2K 8位位 ROM 1K 4位位 RAM 1K 4位位 RAM & PD/Progr Y5 Y4 G1 C B A G2B G2A MREQ A14 A15 A13 A12 A11 A10 A9 A0 D7 D4 D3 D0 WR 例例 4.1 CPU 与存储器的连接图与存储器的连接图 (1) 写出对应的二进制地址码写出对应的二进制地址码 例例4.2 假设同前，要求最小假设同前

52、，要求最小 4K为系统为系统 程序区，相邻程序区，相邻 8K为用户程序区。为用户程序区。 (2) 确定芯片的数量及类型确定芯片的数量及类型 (3) 分配地址线分配地址线 (4) 确定片选信号确定片选信号 1片片 4K 8位位 ROM 2片片 4K 8位位 RAM A11 A0 接接 ROM 和和 RAM 的地址线的地址线 例例 4.3 设设 CPU 有有 20 根地址线，根地址线，8 根数据线。根数据线。 并用并用 IO/M 作访存控制信号。作访存控制信号。RD 为读命令，为读命令， WR 为写命令。现有为写命令。现有 2764 EPROM ( 8K 8位位 ), 外特性如下：外特性如下： 用

53、用 138 译码器及其他门电路（门电路自定）画出译码器及其他门电路（门电路自定）画出 CPU 和和 2764 的连接图。要求地址为的连接图。要求地址为 F0000HFFFFFH , 并并 写出每片写出每片 2764 的地址范围。的地址范围。 D7D0 CE OE CE片选信号片选信号 OE允许输出允许输出 PGM可编程端可编程端 PGM A0A12 1. 1. 为什么为什么要对存储器的信息进行校验？要对存储器的信息进行校验？ 2. 2. 为了为了能够校验出信息是否正确，如何进行编码？能够校验出信息是否正确，如何进行编码？ 3. 3. 纠错纠错或检错能力与什么因素有关？或检错能力与什么因素有关？

54、 4. 4. 校验校验出信息出错后是如何出信息出错后是如何进行纠错？进行纠错？ 5. 5. 除了除了我们教材上讲的校验我们教材上讲的校验码码 你你还知道哪些容错编码还知道哪些容错编码？原理？原理是什么？是什么？ 六、存储器的校验六、存储器的校验 合法代码集合合法代码集合 1. 000，001，010，011，100，101，110，111 2. 000， 011，101，110 100 检检0位错位错 纠纠0位错位错 检检1位错，纠位错，纠1位错位错3. 000，111 100110 ？ 检检1位错，纠位错，纠 0 位错位错 检检2位错，纠位错，纠1位错位错4. 0000，1111 10001

55、100 检检2位错，纠位错，纠2位错位错5. 00000，11111 1100011100 编码的检测编码的检测 能力和纠错能力和纠错 能力和什么能力和什么 有关呢有关呢 任意两组合法代码任意两组合法代码 之间之间 二进制位二进制位 的的 最少差异数最少差异数 六、存储器的校验六、存储器的校验 六、存储器的校验六、存储器的校验 编码的纠错编码的纠错 、检错能力与编码的最小距离有关检错能力与编码的最小距离有关 L 编码的最小距离编码的最小距离 D 检测错误的位数检测错误的位数 C 纠正错误的位数纠正错误的位数 汉明码是具有一位纠错能力的编码汉明码是具有一位纠错能力的编码 L 1 = D + C

56、( DC ) 1 . 编码的最小距离编码的最小距离 任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异 L = 3 具有具有 一位一位 纠错能力纠错能力 汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位 检测位的位置检测位的位置 ？ 检测位的取值检测位的取值 ？ 2k n + k + 1 检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中 承担的奇偶校验任务有关承担的奇偶校验任务有关 组成汉明码的三要素组成汉明码的三要素 2 . 汉明码的组成汉明码的组成 2i ( i = 0，1，2 ，3 ， ) 各检测位各检测位 Ci 所承

57、担的检测小组为所承担的检测小组为 gi 小组独占第小组独占第 2i 1 位 位 gi 和和 gj 小组共同占第小组共同占第 2i 1 + 2j1 位 位 gi、 、gj 和 和 gl 小组共同占第小组共同占第 2i 1 + 2j1 + 2l1 位 位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11， C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11， C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13， C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24， 例例4.4 求求

58、 0101 按按 “偶校验偶校验” 配置的汉明码配置的汉明码 解：解： n = 4 根据根据 2k n + k + 1 得得 k = 3 汉明码排序如下汉明码排序如下: 二进制序号二进制序号 名称名称 1 2 3 4 5 6 7 C1 C2 C4 0 0101 的汉明码为的汉明码为 0100101 01 0 1 10 按配偶原则配置按配偶原则配置 0011 的汉明码的汉明码 二进制序号二进制序号 名称名称 1 2 3 4 5 6 7 C1 C2 C4 1 0 0 00 1 1 解：解： n = 4 根据根据 2k n + k + 1 取取 k = 3 C1= 3 5 7 = 1 C2= 3 6

59、 7 = 0 C4= 5 6 7 = 0 0011 的汉明码为的汉明码为 1000011 练习练习1 3. 汉明码的纠错过程汉明码的纠错过程 形成新的检测位形成新的检测位 Pi ， 如增添如增添 3 位位 （k = 3）， 新的检测位为新的检测位为 P4 P2 P1 。 。 以以 k = 3 为例，为例，Pi 的取值为的取值为 P1 = 1 3 5 7 P2 = 2 3 6 7 P4 = 4 5 6 7 对于按对于按 “偶校验偶校验” 配置的汉明码配置的汉明码 不出错时不出错时 P1= 0，P2 = 0，P4 = 0 C1 C2 C4 其位数与增添的检测位有关，其位数与增添的检测位有关， P1

60、= 1 3 5 7 = 0 无错无错 P2= 2 3 6 7 = 1 有错有错 P4= 4 5 6 7 = 1 有错有错 P4P2P1 = 110 第第 6 位出错，可纠正为位出错，可纠正为 0100101， 故要求传送的信息为故要求传送的信息为 0101。 纠错过程如下纠错过程如下 例例4.5 解：解： 已知接收到的汉明码为已知接收到的汉明码为 0100111 （按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么? 练习练习2 P4 = 4 5 6 7 = 1 P2 = 2 3 6 7 = 0 P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第