第二章 嵌入式系统的基本知识

1、2 C H A P T E R 嵌入式系统的嵌入式系统的 基本知识基本知识 本节提要本节提要 嵌入式系统硬件基础嵌入式系统硬件基础 嵌入式系统软件基础嵌入式系统软件基础 嵌入式操作系统嵌入式操作系统 嵌入式系统设计方法嵌入式系统设计方法 嵌入式系统硬件部分 嵌入式系统软件部分 如人的大脑，决定了硬件的操作模 式。通过良好的操作系统以及应用 程序，把硬件功能发挥到极至。 如人的手、脚、神经等部位，决定 了嵌入式系统的先天功能。如运算 能力和I/O接口等。 嵌入式系统的硬件是以嵌入式微处理器为核心， 主要由嵌入式微处理器、总线、存储器、输入 /输出接口和设备组成。 n嵌入式微处理器嵌入式微处理器

2、n总线总线 n存储器存储器 n输入输入/ /输出接口和设备输出接口和设备 n冯诺依曼体系结构和哈佛体系结构 nRISC和CISC n流水线 n信息存储的字节顺序 n嵌入式微处理器体系结构 n总线 n高速输入输出接口 n输入输出设备 n存储器 嵌入式系统硬件基础 嵌入式微处理器 n每个嵌入式系统至少包含一个嵌入式微处 理器 n嵌入式微处理器体系结构可采用冯冯诺依曼诺依曼 （Von Neumann）结构或哈佛哈佛（Harvard） 结构 地址地址 数据数据 主存储器主存储器 MOV r8,#8MOV r8,#8 CPUCPU PCPC 指令指令 程序存储器程序存储器 CPUCPU PCPC 地址地

3、址 数据存储器数据存储器 MOV r8,#8MOV r8,#8 地址地址 数据数据 冯冯诺依曼结构诺依曼结构哈佛结构哈佛结构 1 1、存储器结构、存储器结构 冯诺依曼体系结构与哈佛体系结构冯诺依曼体系结构与哈佛体系结构 哈佛体系结构哈佛体系结构 1 1、存储器结构、存储器结构 冯诺依曼体系结构与哈佛体系结构冯诺依曼体系结构与哈佛体系结构 冯.诺曼结构处理器指令流 的定时关系示意图 2 2、流水线技术、流水线技术 流水线流水线(Pipeline)(Pipeline)技术：几个指令可以并行执行技术：几个指令可以并行执行 提高了提高了CPUCPU的运行效率的运行效率 内部信息流要求通畅流动内部信息流

4、要求通畅流动 译码取指执行add 译码取指执行sub 译码取指执行cmp 时间 Add Sub Cmp 指令流水线以ARM为例 n为增加处理器指令流的速度，ARM7 系列使用3级流水线. n允许多个操作同时处理，比逐条指令执行要快。 n PC指向正被取指的指令，而非正在执行的指令 Fetch Decode Execute 从存储器中读取指令 解码指令 寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank） PCPC PC-4PC- 2 PC-8PC-4 ARMThumb 最佳流水线 n该例中用6个时钟周期执行了6条指令 n所有的操作都在寄存器中（单周期执行） n指令周期数

5、 (CPI) = 1 操作操作 周期周期 1 2 3 45 6 ADD SUB MOV AND ORR EOR CMP RSB FetchDecodeExecute FetchDecodeExecute FetchDecodeExecute FetchDecodeExecute FetchDecodeExecute DecodeExecute FetchDecode Fetch Fetch LDR 流水线举例 n该例中，用6周期执行了4条指令 n指令周期数 (CPI) = 1.5 周期周期 操作操作 123456 ADD SUB LDR MOV AND ORR FetchDecodeExecu

6、te FetchDecodeExecute FetchDecodeExecuteDataWriteback FetchDecodeExecute FetchDecode Fetch 分支流水线举例 n流水线被阻断 n注意:内核运行在ARM状态 周期周期1 2 3 4 5 0 x8000 BL 0 x8004 X 0 x8008 XX 0 x8FEC ADD 0 x8FF0 SUB 0 x8FF4 MOV 地址地址 操作操作 FetchDecodeExecute FetchDecodeExecute FetchDecode Fetch FetchDecodeExecuteLinkretAdjus

7、t FetchDecode Fetch 超流水线 n超流水线（superpiplined）是指某型CPU内 部的流水线超过通常的56步以上，例如 Pentium pro的流水线就长达14步。将流水 线设计的步（级）数越多，其完成一条指令 的速度越快，因此才能适应工作主频更高的 CPU。 超标量执行 超标量超标量(Superscalar)执行：超标量执行：超标量CPU采用多条流水线结构采用多条流水线结构 执行1 取指 指令 译码2 译码1 执行2 执行1 取指 译码2 译码1 执行2 流 水 线 1 流 水 线 2 数据回写 流水线技术中涉及到的两个问题 n相关：在一个流水线流水线系统中，如果第

8、二条指 令需要用到第一条指令的结果，这种情况叫 做相关。 目前解决这个问题的方法是乱序执行。目前解决这个问题的方法是乱序执行。 n条件转移 分支预测技术分支预测技术 CISC和RISC CISCCISC：复杂指令集（：复杂指令集（Complex Instruction Set ComputerComplex Instruction Set Computer） 具有大量的指令和寻址方式，指令长度可变具有大量的指令和寻址方式，指令长度可变 8/28/2原则：原则：80%80%的程序只使用的程序只使用20%20%的指令的指令 大多数程序只使用少量的指令就能够运行。大多数程序只使用少量的指令就能够运行

9、。 RISCRISC：精简指令集（：精简指令集（Reduced Instruction Set Computer)Reduced Instruction Set Computer) 只包含最有用的指令，指令长度固定只包含最有用的指令，指令长度固定 确保数据通道快速执行每一条指令确保数据通道快速执行每一条指令 使使CPUCPU硬件结构设计变得更为简单硬件结构设计变得更为简单 CISC与RISC的数据通道 IFID REGALUMEM 开始 退出 IFID ALUMEMREG 微操作通道 开始 退出 单通数据通道 RISC：Load/Store结构 CISC：寻址方式复杂 CISC的背景和特点 n

10、背景: 存储资源紧缺, 强调编译优化 n增强指令功能，设置一些功能复杂的指令，把 一些原来由软件实现的、常用的功能改用硬件 的（微程序）指令系统来实现 n为节省存储空间，强调高代码密度，指令格式 不固定，指令可长可短，操作数可多可少 n寻址方式复杂多样，操作数可来自寄存器，也 可来自存储器 n采用微程序控制，执行每条指令均需完成一个 微指令序列 nCPI ，指令越复杂，CPI越大。 CISC的主要缺点 n指令使用频度不均衡。 n高频度使用的指令占据了绝大部分的执行时间，扩充的 复杂指令往往是低频度指令。 n大量复杂指令的控制逻辑不规整，不适于VLSI工艺 nVLSI的出现，使单芯片处理机希望采

11、用规整的硬联逻辑 实现，而不希望用微程序，因为微程序的使用反而制约 了速度提高。(微码的存控速度比CPU慢5-10倍)。 n软硬功能分配 n复杂指令增加硬件的复杂度，使指令执行周期大大加长， 直接访存次数增多，数据重复利用率低。 n不利于先进指令级并行技术的采用 n流水线技术 RISC基本设计思想 n减小CPI: CPUtime=Instr_Count * CPI * Clock_cycle n精简指令集：保留最基本的,去掉复杂、使用频 度不高的指令 n采用Load/Store结构，有助于减少指令格式， 统一存储器访问方式 n采用硬接线控制代替微程序控制 RISC的提出与发展 nLoad/St

12、ore结构提出： CDC6600(1963)- CRAY1(1976) nRISC思想最早在IBM公司提出，但不叫RISC， IBM801处理器是公认体现RISC思想的机器。 n1980年，Berkeley的Patterson和Dizel提出RISC名 词，并研制了RISC-,实验样机。 n1981年Stenford的Hennessy研制MIPS芯片。 n85年后推出商品化RISC: MIPS1(1986)和SPARC V1(1987) 典型的高性能RISC处理器 nSUN公司的SPARC(1987) nMIPS公司的SGI:MIPS(1986) nHP公司的PA-RISC, nIBM, Mo

13、torola公司的PowerPC nDEC、Compac公司的Alpha AXP nIBM的RS6000(1990)第一台Superscalar RISC机 CISC与RISC的对比 类别CISCRISC 指令系统指令数量很多较少，通常少于100 执行时间有些指令执行时间很长，如 整块的存储器内容拷贝；或 将多个寄存器的内容拷贝到 存贮器 没有较长执行时间的指令 编码长度编码长度可变，1-15字节编码长度固定，通常为4个字节 寻址方式寻址方式多样简单寻址 操作可以对存储器和寄存器进行 算术和逻辑操作 只能对寄存器对行算术和逻辑 操作，Load/Store体系结构 编译难以用优化编译器生成高效

14、的目标代码程序 采用优化编译技术，生成高效 的目标代码程序 信息存储的字节顺序 n以32位的ARM微处理器为例 nARMARM体系结构将存储器看作是从零地址开始体系结构将存储器看作是从零地址开始 的字节的线性组合。的字节的线性组合。 n从零字节到三字节放置第一个存储的字数据，从零字节到三字节放置第一个存储的字数据， 从第四个字节到第七个字节放置第二个存储从第四个字节到第七个字节放置第二个存储 的字数据，依次排列。的字数据，依次排列。 n作为作为3232位的微处理器，位的微处理器，ARMARM体系结构所支持体系结构所支持 的最大寻址空间为的最大寻址空间为4GB4GB。 ARM ARM存储数据类型

15、存储数据类型 ARM处理器支持以下六种数据类型： 8位有符号和无符号字节。 16位有符号和无符号半字，以2字节的边界 对齐。 32位有符号和无符号字，以4字节的边界对 齐。 n存储器格式 地址空间的规则： 位于地址A的字包含的字节位于地址A,A+1,A+2和 A+3； 位于地址A的半字包含的字节位于地址A和A+1； 位于地址A+2的半字包含的字节位于地址A+2和A+3； 位于地址A的字包含的半字位于地址A和A+2； 字节字节字节字节 地址AA+1A+2A+3 半字半字 字 存储器系统有两种映射机制： 小端存储器系统： 在小端格式中，高位数字存放在高位字节 中。因此存储器系统字节0连接到数据线7

16、0(低位 对齐)。 大端存储器系统： 在大端格式中，高位数字存放在低位字节 中。因此存储器系统字节0连接到数据线3124(高位 对齐) 。 0 x12345678字数据的大小端存储方式 存储器格式 0 x12 高位地址低位地址 0 x340 x560 x78 大端模式 0 x78 高位地址低位地址 0 x560 x340 x12 小端模式 大端的数据存放格式大端的数据存放格式 低地址低地址 高地址高地址 地址地址A 地址地址A+1 地址地址A+2 地址地址A+3 最高有效字节的地址最高有效字节的地址 就是该就是该word的地址的地址 最高有效字节最高有效字节 位于最低地址位于最低地址 word

17、 a=0 x f6 73 4b cd f6 73 4b cd 小端的数据格式小端的数据格式 低地址低地址 高地址高地址 地址地址A 地址地址A+1 地址地址A+2 地址地址A+3 最低有效字节的地址最低有效字节的地址 就是该就是该word的地址的地址 最低有效字节最低有效字节 位于最低地址位于最低地址 word a=0 x f6 73 4b cd f6 73 4b cd 实例 大端: 小端: 0 xb3204500 0 xddddddd0 0 xb3204500 0 xddddddd0 f6 f6 73 73 4b 4b cd cd da da 00 00 n变量变量A：word A=0 x

18、f6 73 4b cd，在内存中的起始地，在内存中的起始地 址为址为0 x b3 20 45 00 n变量变量B：half word B=218，在内存中的起始地址为，在内存中的起始地址为 0 x dd dd dd d0问题：问题：half word B=218half word B=218与与word C=218word C=218在内在内 存中的存放方式有何不同？请分大端和小存中的存放方式有何不同？请分大端和小 端两种情况说明。端两种情况说明。 嵌入式微处理器的分类 n按体系结构的不同可分为五大类 nARM nMIPS nPOWER PC nX86 nSH系列 Source:AndrewA

19、llison,InsideTheNewComputerIndustry,January2001 32位浪潮的到来 0 2,000 4,000 6,000 8,000 10,000 12,000 14,000 16,000 Millions of Units 2000200120022003200420052006200720082009 MPUMCU (excl. DSP)Cores Source: Semico Research Corp. and SIA/WSTS 0 2,000 4,000 6,000 8,000 10,000 12,000 Millions of Units 20002

20、00120022003200420052006200720082009 32-Bit +16-Bit8-Bit4-Bit Total MCU, by Sub-Category (excl. DSP) Total Embedded Control Market Shipments by Type 总共约总共约26亿个亿个32位处理器位处理器 付运，占总数付运，占总数96亿的亿的27% 2005年年ARM为为17亿个，亿个， 约占约占32位总量的位总量的70%左右左右 ARM处理器的分类 n结构体系版本（Architecture） nARM v4T nARM v5TE nARM v6 nARM C

21、ortex (v7) nProcessor Family nARM7 nARM9 nARM10 nARM11 nARM Cortex v4 v5TE SA110 v4T ARM720T ARM7TDMI-S ARM920T ARM940T ARM922T ARM966E-S ARM946E-S ARM1020E v5TEJ / Jazelle v6 / Jazelle ARM7EJ-S ARM926EJ-S ARM1026EJ-S ARM11 Micro-Architecture ARM V4 nARMV4是目前支持的最老的架构,是基于32-bit地 址空间的32-bit指令集。ARMv4除了

22、支持ARMv3的 指令外还扩展了： v支持支持halfwordhalfword的存取的存取 v支持支持bytebyte和和halfwordhalfword的符号扩展读的符号扩展读 v支持支持ThumbThumb指令指令 v提供提供ThumbThumb和和NormalNormal状态的转换指令状态的转换指令 v进一步的明确了会引起进一步的明确了会引起UndefinedUndefined异常的指令异常的指令 v对以前的对以前的26bits26bits体系结构的体系结构的CPUCPU不再兼容不再兼容 ARMv4T nARMv4T增加了16-bit Thumb指令集，这样使 得编译器能产生紧凑代码（相

23、对于32-bit代 码，内存能节省到35%以上)并保持32-bit系 统的好处。 nThumb在处理器中仍然要扩展为标准的32位 ARM指令来运行。用户采用16位Thumb指令集 最大的好处就是可以获得更高的代码密度和 降低功耗。 ARM V5TE n1999年推出ARMv5TE其增强了Thumb体系,增强的 Thumb体系增加了一个新的指令同时改进了 Thumb/ARM相互作用、编译能力和混合及匹配ARM 与Thumb例程，以更好地平衡代码空间和性能 n并在ARM ISA上扩展了增强的DSP指令集: 增 强 的 D S P 指 令 包 括 支 持 饱 和 算 术 （saturated ari

24、thmetic）, 并且针对Audio DSP 应用提高了70%性能。E扩展表示在通用的CPU 上提供DSP能力。 ARMv5TEJ n2000年推出ARMv5TEJ，增加了Jazelle扩展 以支持Java加速技术。 nJazelle技术比仅仅基于软件的JVM性能提高 近8倍的性能减少了80的功耗。 ARMv6 n2001年推出ARMv6，它在许多方面做了改进如内存 系统、异常处理和较好地支持多处理器。 nSIMD扩展使得广大的软件应用如Video和Audio codec的性能提高了4倍。 nThumb-2和TrustZone 技术也用于ARMv6中。ARMv6 第一个实现是2002年春推出

25、的ARM1136J(F)-STM处 理器，2003年又推出了ARM1156T2(F)-S和 ARM1176JZ(F)-S处理器。 ARMv7 nARMv7定义了3种不同的处理器配置（processor profiles）: nProfile AProfile A是面向复杂、基于虚拟内存的是面向复杂、基于虚拟内存的OSOS和应用的和应用的 nProfile RProfile R是针对实时系统的是针对实时系统的 nProfile MProfile M是针对低成本应用的优化的微控制器的是针对低成本应用的优化的微控制器的。 n所有ARMv7 profiles实现Thumb-2技术，同时还包 括了NEO

26、N技术的扩展提高DSP和多媒体处理吞吐 量400，并提供浮点支持以满足下一代3D图形和 游戏以及传统嵌入式控制应用的需要。 系列系列相应产品相应产品性能特点性能特点 ARM7ARM7 系列系列 ARM7TDMI，ARM7TDMI-S， ARM720T，ARM7EJ 三级流水三级流水 性能：性能：0.9MIPS/MHz, 可达到可达到130MIPs (Dhrystone2.1) ARM9ARM9 系列系列 ARM920T， ARM922T 五级流水，五级流水， 性能：性能：1.1MIPS/MHz，可达，可达300 MIPS (Dhrystone 2.1)，单，单32-bit AMBA bus 接

27、口，支持接口，支持MMU ARM9EARM9E 系列系列 ARM926EJ-S, RM946E-S, ARM966E-S, ARM968E-S, ARM996HS 五级流水，支持五级流水，支持DSP指令。指令。 性能：性能：1.1MIPS/MHz，可达，可达300 MIPS (Dhrystone 2.1)，高性能，高性能AHB, 软核软核 （soft IP） ARM10ARM10 系列系列 ARM1020E, ARM1022E ARM1026EJ-S 6级流水支持分支预测（级流水支持分支预测（branch prediction），支持），支持DSP指令。指令。 性能：性能：1.35 MIPS/

28、MHz，可达，可达 430+ Dhrystone 2.1 MIPS，可选支，可选支 持高性能浮点操作，双持高性能浮点操作，双64位总线接口位总线接口， 内部内部64位数据通路位数据通路 系列系列相应产品相应产品性能特点性能特点 ARM11 ARM11 系列系列 ARM11MPCore, ARM1136J(F)-S, ARM1156T2(F)-S, ARM1176JZ(F)-S 8级流水线级流水线(9级级ARM1156T2(F)-S)，独立的，独立的load- store和和arithmetic流水线，支持分支预测和返回流水线，支持分支预测和返回 栈（栈（Return Stack）。强大的）。强

29、大的ARMv6 指令集，指令集， 支持支持DSP， SIMD (Single Instruction Multiple Data) 扩展，扩展， 支持支持ARM TrustZone 、Thumb-2核心技术。核心技术。740 Dhrystone 2.1 MIPS，低功耗，低功耗0.6mW/MHz (0.13m, 1.2V) CortexCortex 系列系列 Cortex-A8, Cortex-M3, Cortex-R4 Cortex-A系列系列: 面向用于复杂面向用于复杂OS和应用的应用处和应用的应用处 理器（理器（applications processors），支持），支持ARM, Th

30、umb and Thumb-2指令集。指令集。 Cortex-R系列：面向嵌入式实时领域的嵌入式系列：面向嵌入式实时领域的嵌入式 处理器，支持处理器，支持ARM, Thumb,和和Thumb-2 指令集。指令集。 Cortex-M系列：面向深嵌入式价格敏感的嵌入系列：面向深嵌入式价格敏感的嵌入 式处理器，式处理器， 只支持只支持Thumb-2指令集指令集 SecurCore SecurCore 系列系列 SecurCore SC100， SecurCore SC200 用于用于Smart Card和和Secure IC的的32-bit解决方案。解决方案。 支持支持ARM和和Thumb 指令集，

31、软核。指令集，软核。 具有安全特征和低成本安全存储保护单元具有安全特征和低成本安全存储保护单元 当前的主流ARM处理器 nARM7 n世界上最为广泛使用的世界上最为广泛使用的 CPU CPU 之一之一 n100MHz100MHz nARM9 n100-300MHz100-300MHz 1.7BARMPowred shipmentinyearof 2005,31%isARM9 based. ARM11 芯片已经面世 nARM11 n300-700+ MHz300-700+ MHz nSIMD SIMD 指令扩展支持更丰富的多媒体应用指令扩展支持更丰富的多媒体应用 n4040家授权芯片公司，一些已

32、开始量产家授权芯片公司，一些已开始量产 FOMA N902i First ARM11 based phone OMAP2420i.MX31/i.MX31L 目前最快的嵌入式处理器 n最快的处理器提供超过2000 DMIPS 的性能 n运行于运行于 1GHz 1GHz 频率频率 (90nm or 65nm (90nm or 65nm 制造工艺制造工艺) ) n功耗小于 300mW ARM Cortex A8 Application Processor ARM7TDMI Thumb Thumb 架构扩展架构扩展, , 提供两个独立的指令集：提供两个独立的指令集： ARM ARM 指令，均为指令，均

33、为 3232位位 ThumbThumb指令，均为指令，均为 1616位位 两种运行状态，用来选择哪个指令集被执行两种运行状态，用来选择哪个指令集被执行 内核具有内核具有DebugDebug扩展结构扩展结构 增强乘法器增强乘法器 (32x8) (32x8) 支持支持6464位结果位结果 EmbeddedICE EmbeddedICE 逻辑逻辑 n3 3 级流水线级流水线 n冯冯诺依曼架诺依曼架 构构 nCPI(Cycle CPI(Cycle Per Per Instruction) Instruction) 约为约为1.91.9 ARM7TDMI指令流水线 n为增加处理器指令流的速度，ARM7

34、系列使 用3级流水线。 n允许多个操作同时处理，而非顺序执行。 n PC指向正被取指的指令，而非正在执行的指令。 Fetch Decode Execute 从存储器中读取指令从存储器中读取指令 解码指令中用到的寄存器解码指令中用到的寄存器 寄存器读（从寄存器寄存器读（从寄存器Bank） 移位及移位及ALU操作操作 寄存器写（到寄存器寄存器写（到寄存器Bank ） PCPC PC - 4PC- 2 PC - 8PC - 4 ARMThumb ARM7TDMI指令流水线 操作操作 周期周期 1 2 3 45 6 ADD SUB MOV AND ORR EOR CMP RSB FetchDecode

35、 。 Fetch Execute Decode Fetch Execute Decode Fetch Execute Decode Fetch Fetch Execute Decode Execute Decode Fetch Execute Decode Fetch 该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1 ARM9TDMI nHarvard架构 n增加了可用的存储器宽度增加了可用的存储器宽度 l指令存储器接口指令存储器接口 l数据存储器接口数据存储器接口 n可以实现对指令和数据存储器的同时访问可以实现对指令和数据存储器的同时访

36、问 n5 级流水线 n实现了以下改进： n改进改进 CPI CPI 到到 1.51.5 n提高了最大时钟频率提高了最大时钟频率 ARM9TDMI Instruction Fetch Shift + ALU Memory Access Reg Write Reg Rea d Reg Decode FETCHDECODEEXECUTEMEMORYWRITE ARM9TDMI ARM or Thumb Inst Decode Reg Select Reg Read ShiftALU Reg Write ThumbARM decompress ARM decode Instruction Fetch

37、FETCHDECODEEXECUTE ARM7TDMI ARM9E-S 系列概述 nARM9E 基于 ARM9TDMI 内核，有以下扩展和增强 n单周期 32x16 乘法器 nEmbeddedICE 逻辑 RT n改进的 ARM/Thumb 交互操作 n新的32x16和 16x16 乘法指令 n新的计数到零指令 n新的饱和算术指令 nARM946E-S nARM9E-S 内核 n指令和数据cache, 大小可选择 n指令和数据RAM,大小可选择 n保护单元 nAHB 总线接口 nARM966E-S n与 ARM946E-S相似, 但无 cache ARM926EJ-S系列概述 nJazelle

38、状态允许直接执行Java 8位码 nARM926EJ-S nARM9E-S ARM9E-S 内核内核 n可配置的可配置的cachecache和和 TCMTCM n内存管理单元内存管理单元 n双重双重 32 32位位 AHB AHB 总线接口总线接口 ( (多层多层) ) ARM10E 系列概述 v5TEv5TE架构架构 CPI CPI 1.3 1.3 6 6 级流水线级流水线 静态分支预测静态分支预测 32kB 32kB 指令指令cachecache和和32kB32kB数据数据cachecache 支持支持“Hit under miss”Hit under miss” 非阻塞的执行单元非阻塞的

39、执行单元 每周期每周期64 64 位的位的 LDM / STMLDM / STM操作操作 EmbeddedICEEmbeddedICE逻辑逻辑 - RT-II- RT-II 支持新的支持新的 VFPv1 VFPv1 结构结构 同同ARM1020EARM1020E，除了，除了cachecache大小为大小为16kB16kB 对对SUDL(single user design license )SUDL(single user design license )有效有效 ARM1020E ARM1022E ARM9 vs ARM10 MIPS n从1986年推出R2000处理器以来，MIPS陆续推出 R3000、R4000、R8000等。 n之后,MIPS公司的战略发生变化，把重点放在嵌入 式系统。 n1999年，MIPS公司发布了MIPS32和MIPS64体系结构 标准，集成了原来所有的MIPS指令集，并且增加了 许多更强大的功能。 n此后MIPS公司又陆续开发了高性能、低功耗的32位 和64位处理器内核。 MIPS RISC MIPS n在MIPS的32位内核中 n4K系列对应于SOC应用设计； nM4K系列内核是为在下一代消费电子、网络、宽带应用中越 来越受欢迎的多CPU SOC所设计； n4KE系列具有目前32位