数电课程设计报告运算器

1、运算器摘 要本设计是一个运算器，包括顶层电路图、运算器模块、按键模块、控制信号模块、修正模块、显示模块几大部分。该运算器用quartus ii仿真软件设计并测试功能正常，下载到试验箱验证成功。关键词：顶层电路，运算器模块，按键模块，控制信号模块，修正模块，显示模块。目录前言3第1章 系统原理71.1系统功能71.2顶层电路71.3系统设计原理8第2章 系统组成92.1按键模块92.2控制信号模块122.3修正模块152.4显示模块192.5运算器模块23第三章 下载验证253.1引脚锁定设置253.2 配置文件下载263.3硬件测试26结论27谢辞28参考文献29前言世界上第一片fpga由美国

2、xilinx公司于1985年率先推出。进入21世纪之后，以fpga为核心的单片系统（soc）和可编程系统（sopc）有了显著的发展，单片fpga的集成规模已达到几百万门，其工作速度已超过300mhz。fpga在结构上已经实现了复杂系统所需要的主要功能，并将多种功能集成在一片fpga器件中，如嵌入式存储器、嵌入式乘法器、嵌入式处理器、高速i/o缓冲器、外置存储器接口和实现数字信号处理的dsp等功能。随着fpga性能的不断完善，fpga器件的种类日益丰富，受到世界范围内电子设计人员的普遍欢迎，并占据了较大的市场，其生产厂家也由原来的xilinx公司一家增加到altera、actel、lattice

3、等十几家公司。altera公司的主要产品有：属于fpga的flex、acex、apex、mercury、excalibur、stratix和cyclone等系列；属于cpld的max和classic系列。开发工具有，被普遍认为是最优秀pld 开发平台之一的max+plus ii和支持apex、mercury、excalibur、stratix和cyclone系列器件的quartus ii开发软件。quartus ii 是altera公司的综合性pld/fpga开发软件，支持原理图、vhdl、veriloghdl以及ahdl（altera hardware description languag

4、e）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整pld设计流程。我的运算器和电子表主要是用vhdl语言编写，以quartus ii为依托，并下载到fpga验证板验证功能成功，能够初步完成简单的四种运算和电子表的调节。随着大规模集成电路技术和计算机技术的高速发展，在涉及通信、国防、工业自动化、计算机设计与应用、仪器仪表等领域的电子系统设计工作中，fpga技术的含量正以惊人的速度提升。电子类的新技术项目的开发也更多地依赖于fpga技术的应用，特别是随着hdl等硬件描述语言综合功能和性能的提高，计算机中许多重要的元件（包括cpu）都用硬件描述语言来设计和表达，许

5、多微机cpu、硬核嵌入式系统（如arm、mips）、软核嵌入式系统（如niosii）、大型cpu，乃至整个计算机系统都用fpga来实现，即所谓的单片系统soc或sopc(system on a chip、system on a programmerable chip)。计算机和cpu的设计技术及其实现途径进入了一个全新的时代！不但如此，传统的cpu结构模式，如冯诺依曼结构和哈佛结构正在接受巨大的挑战。例如美国wincom systems 公司推出一款令人惊叹的服务器，其核心部分是由fpga完成的超强功能cpu。该系统工作能力超过50台dell或ibm计算机，或sun microsystems

6、公司的服务器。该服务器的处理速度要比传统服务器快50到300倍。我们知道，传统的pc机及服务器通常采用诸如intel公司的奔腾处理器或sun公司的sparc芯片作为中央处理单元，而wincom systems的这款产品却没有采用微处理器，而是由fpga芯片驱动。fpga芯片的运行速度虽比奔腾处理器慢，但可并行处理多项任务，而微处理器一次仅能处理一项任务。因此，wincom systems的服务器只需配置几个价格仅为2000多美元的fpga芯片，便可击败sun公司的服务器或采用intel处理器的计算机。50多年前，匈牙利数学家冯诺依曼提出了计算机的设计构想：通过中央处理器从储存器中存取数据，并逐

7、一处理各项任务。然而现在，却采用fpga取代传统微处理器获得了更高的性能，致使美国xilinx公司的首席执行官willem roelandts 认为：“由冯诺依曼提出的电脑架构已经走到尽头”，“可编程芯片将掀起下一轮应用高潮”。fpga芯片操作灵活，可以重复擦写无限次，而微处理器均采用固定电路，只能进行一次性设计。设计人员可通过改变fpga中晶体管的开关状态对电路进行重写，即重配置，从而尽管fpga芯片的时钟频率要低于奔腾处理器，但是由于fpga芯片可并行处理各种不同的运算，所以可以完成许多复杂的任务。正如willem roelandts所说的，“我们认为下一代超级电脑将基于可编程逻辑器件”，

8、他声称，这种机器的功能比目前最大的超级电脑还要强大许多倍。eda专家william carter认为，只要eda开发工具的功能允许，将有无数的证据证明fpga 具有这种神奇的能力，进而实现基于fpga的超级电脑的开发。此外，美国加州大学伯克利分校和杨百翰大学的研究人员也正在设计基于fpga的电脑，这些电脑可在运行中实现动态重配置。这对定位危险目标等军事应用和面容识别之类的计算密集型安全应用十分有用。由此看来，在计算机应用领域和计算机系统设计领域中，eda技术和fpga的应用方兴未艾！硬件描述语言hdl(hardware description language)是eda技术的另一重要组成部分，

9、常见的hdl有：vhdl、verilog hdl、system verilog和systemc。其中vhdl、verilog在现在eda设计中使用最多，也得到几乎所有的主流eda工具的支持。而后两种hdl 语言尚处于完善过程中。vhdl语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。vhdl具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述能力，在语言易读性和层次化结构设计方面表现了强大的生命力和应用潜力。因此，vhdl支持各种模式的设计方法：自顶向下与自底向上或混合方法，在面对当今许多

10、电子产品生命周期缩短，需要多次重新设计以融入最新技术、改变工艺等方面， vhdl都表现了良好的适应性。第1章 系统原理1.1 系统功能该系统是基于fpga设计的简单运算器，可以实现-7到+7范围内的加、减、与、异或运算。1.2 顶层电路1.3 系统设计原理该运算器电路由按键、控制、修正、显示、运算五大模块组成，实现加、减、与、异或运算功能。首先按键模块用以输入数据，通过控制模块传送到运算器模块进行运算，修正模块对结果进行修正，最后显示模块实现把运算过程显示到lcd显示器上。第2章 系统组成2.1 按键模块2.1.1按键模块vhdl实现library ieee;use ieee.std_logi

11、c_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity key is port( en : out std_logic; ysf : out std_logic_vector(1 downto 0); rstn,clk : in std_logic; keya,keyb : in std_logic; kadd,ksub,kand,kxor,kequ : in std_logic; a,b,c,d :out std_logic_vector(3 downto 0); xsysf : out s

12、td_logic_vector(7 downto 0); xa,xb :out std_logic_vector(7 downto 0);end key;architecture arch of key is signal tkadd,tksub,tkand,tkxor,tkequ :std_logic;signal ta,tb :std_logic_vector(3 downto 0);beginprocess(keya,rstn)beginif rstn=0then ta=0000; elsif(keyaevent and keya=1)then ta=ta+1; end if; end

13、process;process(keyb,rstn)beginif rstn=0then tb=0000; elsif(keybevent and keyb=1)then tb=tb+1; end if; end process;process(rstn,kadd)beginif rstn=0then tkadd=0; elsif (kaddevent and kadd=1)then tkadd=1;end if;end process;process(rstn,ksub)beginif rstn=0then tksub=0; elsif (ksubevent and ksub=1)then

14、tksub=1;end if;end process;process(rstn,kand)beginif rstn=0then tkand=0; elsif (kandevent and kand=1)then tkand=1;end if;end process;process(rstn,kxor)beginif rstn=0then tkxor=0; elsif (kxorevent and kxor=1)then tkxor=1;end if;end process;process(rstn,kequ)beginif rstn=0then tkequ=0; elsif (kequeven

15、t and kequ=1)then tkequ=1;end if;end process;process(rstn,clk,tkadd,tksub,tkand,tkxor,tkequ,ta,tb)beginif rstn=0then ysf=00;en=0;xsysf=00100000;elsif(clkevent and clk=1)then if tkadd=1then ysf=00;xsysf=00101011;a=ta;b=tb;end if; if tksub=1then ysf=01;xsysf=00101101;a=ta;b=tb;end if; if tkand=1then y

16、sf=10;xsysf=00101010;a=ta;c=tb;end if; if tkxor=1then ysf=11;xsysf=00101111;a=ta;d=tb;end if; if tkequ=1then enxaxaxaxaxaxaxaxaxaxaxaxaxaxaxaxanull; end case; case tb is when0000=xbxbxbxbxbxbxbxbxbxbxbxbxbxbxbxbnull; end case;end if;end process;end arch;2.1.2 按键模块仿真波形图2.1.3按键模块封装图 2.1.4模块功能该模块实现的是按键

17、输入，通过按键的输入可以实现输入加减，与和异或的运算符号，以及a和b的值。2.2 控制信号模块2.2.1 控制信号模块vhdl实现library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cp3 is port ( rstn,clk:in std_logic; cp,cpt,cpmux:buffer std_logic; sadd,ssub,sand,sxor:out std_logic_vector(1 downto 0);end c

18、p3;architecture behavioral of cp3 istype state1 is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11);signal pres1,nxs1:state1;type state2 is(ss0,ss1,ss2,ss3);signal pres2,nxs2:state2;beginprocess(clk,rstn)beginif (rstn=0)then pres1=s0; elsif(clkevent and clk=1)then pres1 cp=1;cpmux=0;cpt=0;nxs1 cp=0;cpmux=0;cp

19、t=0;nxs1 cp=0;cpmux=1;cpt=0;nxs1 cp=1;cpmux=1;cpt=0;nxs1 cp=1;cpmux=0;cpt=0;nxs1 cp=0;cpmux=0;cpt=0;nxs1 cp=0;cpmux=1;cpt=0;nxs1 cp=1;cpmux=1;cpt=0;nxs1 cp=1;cpmux=1;cpt=0;nxs1 cp=0;cpmux=1;cpt=1;nxs1 cp=0;cpmux=1;cpt=1;nxs1 cp=1;cpmux=1;cpt=1;nxs1=s11; end case;end process;process(cp,rstn)beginif(r

20、stn=0)then pres2=ss0; elsif(cpevent and cp=0)then pres2 sadd=00;ssub=00;sand=00;sxor=00; nxs2 sadd=01;ssub=00;sand=00;sxor=00; nxs2 sadd=00;ssub=01;sand=10;sxor=11; nxs2 sadd=00;ssub=01;sand=10;sxor=11; nxs2=ss3;end case ;end process;end behavioral;2.2.2 控制信号模块仿真波形2.2.3 控制信号模块封装图 2.2.4 模块功能. 该模块控制信号

21、产生的四种运算。cpmux是将输入数字寄存与按键模块，在cp上升沿输入到运算器，当cpt=0时开始计算。这里实现的是a+b结果送入a，a-b的结果送入b，a与c的结果送入c，a异或d的结果送入d。2.3 修正模块2.3.1 修正模块vhdl实现library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity xzjg is port(rstn:in std_logic; s:in std_logic_vector(1 downto 0); cl

22、k,over,cout:in std_logic; t:in std_logic_vector(3 downto 0); fh:out std_logic_vector(7 downto 0); sh,sl:out std_logic_vector(3 downto 0);end xzjg;architecture behavioral of xzjg is signal oc:std_logic_vector(1 downto 0);signal th,tl:std_logic_vector(3 downto 0);beginprocess(rstn,clk,over,cout)begini

23、f(clkevent and clk=1)thenoc=over & cout;end if;end process;process(oc,clk)beginif(rstn=0)thenth=0000;tlthtl=0000;fhtl=0001;fhtl=0010;fhtl=0011;fhtl=0100;fhtl=0101;fhtl=0110;fhtl=0111;fhtl=1000;fhtl=0111;fhtl=0110;fhtl=0101;fhtl=0100;fhtl=0011;fhtl=0010;fhtl=0001;fhnull; end case; when 01=thtl=0000;f

24、htl=0001;fhtl=0010;fhtl=0011;fhtl=0100;fhtl=0101;fhtl=0110;fhtl=0111;fhtl=1000;fhtl=0111;fhtl=0110;fhtl=0101;fhtl=0100;fhtl=0011;fhtl=0010;fhtl=0001;fhnull; end case; when10=fhth=0000;tlth=0000;tlth=0001;tlth=0001;tlth=0001;tlth=0001;tlth=0001;tlnull; end case; when11=fhth=0001;tlth=0001;tlth=0001;t

25、lth=0001;tlth=0001;tlth=0001;tlth=0001;tlth=0000;tlnull; end case;end case;end if;end process;process(rstn,s,th,tl,clk)beginif(rstn=0)then sh=0000;slsh=th;slsh=th;slsh=0000;slsh=0000;sl00100000);type state is (clear,ids,dlnf,dcb,ddram1,outdata1,ddram2,outdata2);signal count :std_logic_vector(15 down

26、to 0);signal lclk_out :std_logic;signal counts :integer range 0 to 3000000:=0;signal current_state:state;signal tempa :std_logic_vector(4 downto 0):=00000;beginprocess(clk_out,clk)begin if(rising_edge(clk)then counts=counts+1; if(counts=3000000)then clk_out=not clk_out; end if;end if;end process;qx(

27、2)=r3;qx(3)=r4;qx(4)=r5;qx(5)=00100000;qx(6)=r0;qx(7)=0011&r1;qx(8)=0011&r2;process(clk,lclk_out)begin if(rising_edge(clk)then count=count+1; if(count=0)then lclk_out=not lclk_out; end if; end if;end process;en=lclk_out;process(lclk_out,current_state) begin if rising_edge(lclk_out)then rs=0; rw d=00

28、000001; current_state d=00111000; current_state d=00000110; current_state d=00001100; current_state d=10000000+tempa(3 downto 0); current_state rs=1; d=qx(conv_integer(tempa); tempa=tempa+1; if tempa=10000then current_state=ddram2; else current_state d=11000000+tempa(3 downto 0); current_state rs=1; d=qx(conv_integer(tempa); tempa=tempa+1; if tempa=00000then current_state=ddram1; else current_statenull; end case; end if;end process;end behavioral;2.4.2 显示模块封装图 2.4.3 模块功能 控制在lcd显示屏上进行显示的部件。2.5 运算器模块2.5.1 运算器模块逻辑电路图2.5.2 运算器模块封装图 2.5.3 模块功能 进行与、异或、加、减运算的核心部件，是整个设计的心脏。第3章 下载验证3.1