电工(下)第6章时序逻辑电路(2014)

1、第第6章章 时序逻辑电路时序逻辑电路电工和电子技术（下）电工和电子技术（下） 第第6章章 时序逻辑电路时序逻辑电路 6.1 双稳态触发器双稳态触发器 6.2 寄存器寄存器 6.3 计数器计数器 数字电路按照功能的不同分为两类数字电路按照功能的不同分为两类：组合逻辑电组合逻辑电 路；时序逻辑电路。路；时序逻辑电路。 时序逻辑电路的特点：时序逻辑电路的特点：由逻辑门、触发器构成，由逻辑门、触发器构成， 它在某一时刻的输出状态不仅与该时刻的输入它在某一时刻的输出状态不仅与该时刻的输入 信号信号 有关，有关，而且而且还与电路原来的输出状态有关。还与电路原来的输出状态有关。也就是时也就是时 序逻辑电路序

2、逻辑电路具有记忆功能具有记忆功能。 组合逻辑电路的特点：组合逻辑电路的特点：只由逻辑门电路组成，只由逻辑门电路组成， 它的输出变量的状态完全由当时的输入变量的组合状它的输出变量的状态完全由当时的输入变量的组合状 态来决定，而与电路原来的状态无关，它态来决定，而与电路原来的状态无关，它不具有记忆不具有记忆 功能功能。 触发器是触发器是时序逻辑电路时序逻辑电路的基本单元。的基本单元。 Q 1, 0 QQ 0,1 QQ(2) , 称为称为置位置位状态状态(1态态); 两个输入端两个输入端 和和 平时固定接高电位平时固定接高电位, 处于处于1态态, 当加当加负脉负脉 冲冲后后, 由由1态变为态变为0态

3、态。 DS DR 基本基本RS RS 触发器的逻辑式触发器的逻辑式QRQQSQ DD, QRQQSQ D D, Q (2) 高位触发器是在相邻的低位触发器从高位触发器是在相邻的低位触发器从1变为变为0进位时翻转。进位时翻转。 由二进制加法计数器的状态表可见由二进制加法计数器的状态表可见: (1) 每来一个时钟脉冲每来一个时钟脉冲,最低位触发器翻转一次最低位触发器翻转一次; (2) 高位触发器是在相邻的低位触发器从高位触发器是在相邻的低位触发器从1变为变为0进位时翻转。进位时翻转。 可用四个下降沿可用四个下降沿JK 触发器来组成异步四位二进制加法计数器，触发器来组成异步四位二进制加法计数器， 如

4、下图，如下图，每个触发器每个触发器 J、K 端悬空，相当于输入为端悬空，相当于输入为1，故具有，故具有 计数功能。计数功能。 Q3 Q2Q0Q1 Q J K Q FF3 Q J K Q FF2 CP CP Q J K Q FF1 CP Q J K Q FF0 DR 清零清零 CP 计数脉冲计数脉冲 由于计数脉冲不是同时加到各触发器，它由于计数脉冲不是同时加到各触发器，它 们状态的变换有先有后，因而是异步计数器。们状态的变换有先有后，因而是异步计数器。 J RD K CP Q Q J RD K CP Q Q J RD K CP Q Q J RD K CP Q Q 1 计数输入计数输入 清零清零

5、Q0 Q1 Q2 Q3 345 61 27 89 10 11 12 1314 15 16 CP Q0 Q1 Q2 Q3 F0F1F2 F3 1 1 1 1 一个触发器有两个稳态，一个触发器有两个稳态，N个触发器共有个触发器共有2N个稳态，若计数器个稳态，若计数器 有有N个触发器，称该计数器为模数个触发器，称该计数器为模数2N计数器，计数容量是（计数器，计数容量是（2N-1） 0 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1

6、 0 0 0 0 CP 如果计数器仍由四个下降沿触发如果计数器仍由四个下降沿触发JK 触发器组成，由二进制加触发器组成，由二进制加 法计数器的状态表可得出各位触发器法计数器的状态表可得出各位触发器J、K 端的逻辑关系式：端的逻辑关系式： (1) 第一位触发器第一位触发器FF0 ，每来一个时钟脉冲就翻转一次，故，每来一个时钟脉冲就翻转一次，故J0=K0=1 ； (2) 第二位触发器第二位触发器FF1 ，在，在Q0=1时再来一个时钟脉冲才翻转，故时再来一个时钟脉冲才翻转，故 J1=K1= Q0 ； 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1

7、0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 2 3 4 5 6 7 8 Q3 Q2 Q1 Q0 十进十进 制数制数 二进制数二进制数 计数计数 脉冲数脉冲数 0 0 0 0 0 16 9 10 11 12 13 14 15 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 9 10 11 12 13 14 15 Q3 Q2 Q1 Q0 十进十进 制数制数 二进制数二进制数 计数计数 脉冲数脉冲数 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1

8、 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 2 3 4 5 6 7 8 Q3 Q2 Q1 Q0 十进十进 制数制数 二进制数二进制数 计数计数 脉冲数脉冲数 0 0 0 0 0 16 9 10 11 12 13 14 15 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 9 10 11 12 13 14 15 Q3 Q2 Q1 Q0 十进十进 制数制数 二进制数二进制数 计数计数 脉冲数脉冲数 (3) 第三位触发器第三位触发器FF2 ，在，在Q1= Q0 = 1时，再来一个时钟脉冲

9、时，再来一个时钟脉冲 才翻转，故才翻转，故 J2=K2= Q1 Q0 ； (4) 第四位触发器第四位触发器FF3 ，在，在Q2 = Q1= Q0 = 1时，再来一个时钟时，再来一个时钟 脉冲才翻转，故脉冲才翻转，故 J3=K3= Q2 Q1 Q0 。 (3) 第三位触发器第三位触发器FF2 ，在，在Q1= Q0 = 1时，再来一个时钟脉冲才翻转，时，再来一个时钟脉冲才翻转， 故故 J2=K2= Q1 Q0 ； (4) 第四位触发器第四位触发器FF3 ，在，在Q2 = Q1= Q0 = 1时，再来一个时钟脉冲时，再来一个时钟脉冲 才翻转，故才翻转，故 J3=K3= Q2 Q1 Q0 。 由上述逻

10、辑关系可由上述逻辑关系可 得出同步二进制加得出同步二进制加 法计数器的逻辑图法计数器的逻辑图 Q Q FF3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2Q0Q1 DR CP J K J K J K J K 由下降沿触发由下降沿触发JK 触发器组成的同步四位二进制加法计数器触发器组成的同步四位二进制加法计数器 (1) 第一位触发器第一位触发器FF0 ，每来一个时钟脉冲就翻转一次，故，每来一个时钟脉冲就翻转一次，故J0=K0=1 ； (2) 第二位触发器第二位触发器FF1 ，在，在Q0=1时再来一个时钟脉冲才翻转，故时再来一个时钟脉冲才翻转，故 J1=K1= Q0 ； Q Q FF

11、3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2Q0Q1 DR CP J K J K J K J K 由下降沿由下降沿JK 触发器组成的同步四位二进制加法计数器触发器组成的同步四位二进制加法计数器 345 61 27 89 10 11 12 1314 15 16 CP Q0 Q1 Q2 Q3 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 0 0 0 0 计数计数 脉冲数脉冲数 二进制数二进

12、制数十进十进 制数制数Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 进位进位 与二进制加法计数器与二进制加法计数器 比较，来第十个脉冲不是比较，来第十个脉冲不是 由由1001变为变为1010，而是恢，而是恢 复复0000。如果仍由四个下。如果仍由四个下 降沿触发降沿触发JK 触发器组成。触发器组成。 J、K 端的逻辑关系式应作端的逻辑关系式应作 如下修改：如

13、下修改： (1) 第一位触发器第一位触发器FF0 ，每，每 来一个时钟脉冲就翻转一来一个时钟脉冲就翻转一 次，故次，故J0=1， K0=1 ； (2) 第二位触发器第二位触发器FF1 ，在，在 Q0=1时再来一个时钟脉冲才时再来一个时钟脉冲才 翻转，但在翻转，但在Q3=1时不得翻转，时不得翻转， 故故 ，K1= Q0 ； 301 QQJ (3) 第三位触发器第三位触发器FF2 ，在，在Q1 = Q0=1时再来一个时钟脉冲翻转，时再来一个时钟脉冲翻转， 故故 J2= Q1 Q0 ，K2= Q1 Q0 ； (4) 第四位触发器第四位触发器FF3 ，在，在Q2 = Q1= Q0 = 1时再来一个时钟

14、脉冲时再来一个时钟脉冲 才翻转，当来第十个脉冲时应由才翻转，当来第十个脉冲时应由1翻转为翻转为0，故，故 J3=Q2 Q1 Q0 ， K3= Q0 。 由上述逻辑关系可得出同步十进制加法计数器的逻辑图由上述逻辑关系可得出同步十进制加法计数器的逻辑图 Q Q FF3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2Q0Q1 DR CP J K J K J K J K 由下降沿触发由下降沿触发JK 触发器组成的同步十进制加法计数器触发器组成的同步十进制加法计数器 清零清零 计数脉冲计数脉冲 十进制加法计数器的工作波形图十进制加法计数器的工作波形图 CP 1 2 3 4 5 6 7 8 9

15、 10 Q0 Q1 Q2 Q3 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 第第10章章 时序逻辑电路时序逻辑电路电工和电子技术（下）电工和电子技术（下） Q Q J K CP RD Q Q J K CP RD Q Q J K CP RD & Q0Q1Q2 F0F1F2 CP 清零清零 时钟方程时钟方程CP0CP2CP CP1Q0 K0K1K21 J0Q2 J11 J2Q1Q0驱动方程驱动方程 状态方程状态方程 Q0 Q1 Q2 CP 123456 CP 02 1n 0 QQQ

16、01 1n 1 QQQ CP 201 1n 2 QQQQ 异步五进制计数器异步五进制计数器 驱动方程驱动方程 CP0CP2CP CP1Q0 K0K1K21 J0Q2 J11 J2Q1Q0 Qn+1= JQn+ K Qn 74160 CrCP A B C D S1GND UCCQCCQAQBQCQDS2LD 管脚图管脚图 1、集成计数器、集成计数器74160 计数范围：计数范围：00001001 功能功能 输输 入入 输输 出出 CPCr LDS1S2 A B C DQA QB QC QD 清零清零 置数置数1 a b c d 保持保持 111 保持保持 11 计数计数1111 3 异步清零，同

17、步置数异步清零，同步置数进位输出：进位输出：QCC=S2QDQA 功能功能输入输入输出输出 时钟时钟 清零清零 r r 置数置数 LD 控制信号控制信号置数输入置数输入 A B C D 高位高位 QA QB QC QD S1S2 清零清零* *0 0* * * * * * * * * * *0 0 0 0 0 0 0 0 置数置数1 10 0* * *a b c da b c da b c da b c d 保持保持* *1 11 10 01 1 * * * * 保持保持 保持保持 * 1 11 1 * 0 0 * * * * （Q QCC CC 0 0） 计数计数1 11 11 11 1 *

18、 * * * 计数计数 进位输出：进位输出：QCC=S2QDQA 同步同步 异步异步 CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 0 0 0 0 十进制加法计数器状态表十进制加法计数器状态表 8421码码 8421码十进制加法计数器波形图码十进制加法计数器波形图 Q0 Q1 Q2 Q3 CP 1 2 3 4 5 6 7 8 9 10 2、用集成计数器设计任意进制计数器、用集成计数器设计任意进制计数器 反馈

19、归零法：反馈归零法：是利用模数较大的计数器构成模数较是利用模数较大的计数器构成模数较 小的计数器。即利用某个计数状态对应的输出进行反小的计数器。即利用某个计数状态对应的输出进行反 馈，控制清零端，强迫计数器停止当前的计数过程，馈，控制清零端，强迫计数器停止当前的计数过程， 并从并从0000开始下一个计数周期。开始下一个计数周期。反馈归零法的基本设计反馈归零法的基本设计 步骤如下：步骤如下： 首先将首先将74160接成十进制计数器接成十进制计数器 写出任意进制计数器模写出任意进制计数器模M的二进制代码。的二进制代码。 求出反馈复位逻辑的逻辑函数式。求出反馈复位逻辑的逻辑函数式。 画出画出N进制集

20、成计数器外部接线图。进制集成计数器外部接线图。 1、将、将74160接成十进制计数器接成十进制计数器 即，将控制端等接好。即，将控制端等接好。 74160Cr CP D C B A S1 QCC QDQCQBQA S2 LD CP 1 1 1 1 1 1 例例1：用：用74160构成六进制计数器构成六进制计数器 74160Cr CP D C B A S1 QCC QDQCQBQA S2 LD CP 1 1 1 1 2、M6，二进制代码为，二进制代码为0110， 3、反馈逻辑表达式为、反馈逻辑表达式为CrQCQB & 4、画出接线图、画出接线图 1、将、将74160接成十进制计数器接成十进制计数

21、器 即，将控制端等接好。即，将控制端等接好。 CP 1234567 QA QB QC QD Cr 3 计数器波形计数器波形 异步清零异步清零 74160Cr CP D C B A S1 QCC QDQCQBQA S2 LD CP 1 1 1 1 为了提高计数器复位的可靠性，可利用基本为了提高计数器复位的可靠性，可利用基本RS触发器触发器 将反馈清零负脉冲暂存一段时间，至将反馈清零负脉冲暂存一段时间，至CP上升沿结束上升沿结束。 & & 第第10章章 时序逻辑电路时序逻辑电路 CP 1234567 QA QB QC QD Cr 反馈置数法的基本设计步骤：反馈置数法的基本设计步骤： 1、确定预置数

22、：、确定预置数：DCBA 2、写出置数控制端的控制逻辑表达式。、写出置数控制端的控制逻辑表达式。 3、将、将74160接成十进制计数器接成十进制计数器 4 4、画出、画出N N进制集成计数器外部接线图。进制集成计数器外部接线图。 CrCP A BC DS1GND UCCQCCQAQBQCQDS2LD 74160 七进制七进制 计数器状态表计数器状态表 CPQD QC QB QA 0 1 2 3 4 5 6 7 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 0 1 例例2：用：用74160构成构成17计数的计数的8421

23、码七进制加法计数器。码七进制加法计数器。 解：解：用反馈置数法用反馈置数法 1、确定预置数、确定预置数1， 即即 DCBA0001 2、写出置数控制端的控制逻、写出置数控制端的控制逻 辑表达式。辑表达式。 当当QDQCQBQA0111出现之后，出现之后， 下一个时钟上升沿到来时置下一个时钟上升沿到来时置 数数，称，称同步置数同步置数。 置数控制的逻辑表达式：置数控制的逻辑表达式： ABC QQQLD 74160 CrCP D C B A S1 QCC QDQCQBQA S2 LD CP 1 1 & 0 00 1 QDQCQBQA0111 DCBA0001 ABC QQQLD 用用160集成计数

24、器构成任意进制计数器的方法：集成计数器构成任意进制计数器的方法： 反馈归零法、反馈归零法、反馈置数法反馈置数法 集成计数器的级联，实现两片或多片计数器之间从集成计数器的级联，实现两片或多片计数器之间从 低位片到高位片的进位。利用两片集成十进制计数器低位片到高位片的进位。利用两片集成十进制计数器 的级联，可构成模数的级联，可构成模数M = 11 100的计数器。的计数器。74160的的 级联有串行进位和并行进位两种方式。级联有串行进位和并行进位两种方式。 集成计数器的级联集成计数器的级联 串行进位是将低位片的进位端串行进位是将低位片的进位端QCC，连至高位片的时，连至高位片的时 钟输入端钟输入端

25、CP。采用串行进位方式时，计数速度相对比。采用串行进位方式时，计数速度相对比 较慢。较慢。 并行进位是将低位片的进位端并行进位是将低位片的进位端QCC连至高位片的工作连至高位片的工作 状态控制端状态控制端S1和和S2，而两片计数器的时钟输入端均接到计，而两片计数器的时钟输入端均接到计 数脉冲数脉冲CP上。上。采用并行进位方式时，当低位片计数到采用并行进位方式时，当低位片计数到9时，时， 已经将进位信号送至高位片的已经将进位信号送至高位片的S1和和S2端，在第端，在第10个计数脉个计数脉 冲冲CP的上升沿来到时，两片计数器同时翻转，实现同步的上升沿来到时，两片计数器同时翻转，实现同步 计数，因此

26、计数速度比较快。计数，因此计数速度比较快。 例例3：用：用74160构成构成38进制计数器（进制计数器（并行进位）。并行进位）。 CP 74160 Cr CP D C B A S1 QCCQDQCQB QA S2 LD 1 1 74160 Cr CP D C B A S1 QCCQDQCQB QA S2 LD 1 1 1 1 & 十位十位个位个位 计数范围：计数范围：037模：模：0011 1000反馈归零法反馈归零法 并行进位并行进位 十进制加法计数器十进制加法计数器74160波形图波形图 QCC QB QC 345 61 27 89 10 CP QA QD 0 0 0 0 1 0 0 0

27、0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 3 CP 74160 Cr CP D C B A S1 QCCQDQCQB QA S2 LD 1 1 74160 Cr CP D C B A S1 QCCQDQCQB QA S2 LD 1 1 1 1 & 十位十位个位个位 计数范围：计数范围：037模：模：0011 1000反馈归零法反馈归零法 串行进位串行进位 1 1 1 1 例例4：用：用74160构成构成38进制计数器（进制计数器（串行进位）。串行进位）。 十进制加法计数器十进制加法计数器74160波形图波形图

28、 QCC QB QC 345 61 27 89 10 CP QA QD 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 3 3 6.3.4.2. 十进制加十进制加/减可逆计数器减可逆计数器74190 74190 B QBQAS U/D QCQDGND UCCACP QCR QCC /QCB LDC D QCC/QCB是进位是进位/借位信号输出端借位信号输出端 CR Q是芯片之间级联传位时钟输出端是芯片之间级联传位时钟输出端 功能功能 输输 入入输输 出出 时钟时钟 CP 使能使能 S

29、 置数置数 LD 加加/减减 U/D 置数输入置数输入 A B C D QAQBQCQD 置数置数 a b c d 保持保持 11 计数计数 010 011 3 无清零端，只能采用反馈置数法无清零端，只能采用反馈置数法 U/D D C B A QD QC QB QA CP S QCR LD & 0 0 1 0 例例1：用：用190组成组成2-6的的计数器计数器 3 74190 0 1 1 1 U/D D C B A QD QC QB QA CP S QCR LD & CP 1 0 0 0 例例2：用：用74190组成组成8-4的的计数器计数器 3 74190 0 0 1 1 U/D D C B

30、 A QD QC QB QA CP S QCR LD & CP 1 0 0 0 例例2：用：用74190组成组成8-4的的计数器计数器 3 74190 0 0 1 1 1 U/D D C B A QD QC QB QA CP S QCR LD U/D D C B A QD QC QB QA CP S QCR LD & CP 0 0 0 0 0 0 0 0 例例1：用：用190组成组成31进制进制计数器计数器 3 74190 74190 0 0 1 1 0 0 0 1 U/D D C B A QD QC QB QA CP S QCR LD U/D D C B A QD QC QB QA CP S

31、 QCR LD 1 CP 0 0 0 0 0 0 0 0 0 0 例例2：用：用74190组成组成40进制加法计数器进制加法计数器 反馈置数法反馈置数法 1、分别接成十进制加法计数器、分别接成十进制加法计数器 2、进行级联构成、进行级联构成100进制加法计数器进制加法计数器 3、构成、构成40进制加法计数器进制加法计数器 范围：范围：039 模：模： 0100 0000 置数置数 ：0000 0000 7419074190 U/D D C B A QD QC QB QA CP S QCR LD U/D D C B A QD QC QB QA CP S QCR LD & CP 0 0 1 1 1

32、 0 0 1 例例3：用：用74190组成组成40进制进制计数器计数器 3 74190 74190 1 0 0 1 1 0 0 1 U/D D C B A QD QC QB QA CP S QCR LD U/D D C B A QD QC QB QA CP S QCR LD & CP 1 0 0 1 1 1 1 0 0 1 例：用例：用74190组成组成40进制进制减法减法计数器计数器反馈置数法 反馈置数法 范围：范围： 39 0。 利用计数器的利用计数器的99，置数：，置数： 0011 1001 若若401计数，将如何连接？计数，将如何连接？ 1111 74190 74190 第第6章的基本

33、要求章的基本要求 1. .理解基本理解基本RS触发器、同步触发器、同步RS触发器、理解触发器、理解JK触触 发器、发器、D触发器的逻辑功能，触发器的触发方式。特别触发器的逻辑功能，触发器的触发方式。特别 是时钟脉冲的作用及直接置是时钟脉冲的作用及直接置0 0与直接置与直接置1 1的作用。的作用。 2.了解数码寄存器、移位寄存器，了解数码寄存器、移位寄存器，理解中规模寄存理解中规模寄存 器组件器组件7474194。 3.掌握二进制、十进制计数器的基本分析方法。掌握二进制、十进制计数器的基本分析方法。 4.掌握中规摸集成计数器应用（掌握中规摸集成计数器应用（7474160、7474190）。）。

34、第第6 章章 总结总结 学习目的：学习目的：能熟练的分析时序逻辑电路，能灵活应能熟练的分析时序逻辑电路，能灵活应 用集成电路，会用集成计数器芯片设计任何进制的计用集成电路，会用集成计数器芯片设计任何进制的计 数器。数器。 学习重点：学习重点：RS、JK、D触发器的逻辑功能。移位触发器的逻辑功能。移位 寄存器寄存器74194 ，集成计数器，集成计数器74160、74190的应用。的应用。 学习难点：学习难点：会分析功能表，会分析功能表，灵活应用集成电路。灵活应用集成电路。 第第6章作业章作业 作业作业2：6.7 6.9 、 6.10 、6.13 、6.15 作业作业3：6.16 6.19 6.2

35、0 6.21 *6.22 作业作业1： 6.1 、 6.3 、 6.4、 6.6 01221201 03111203 01111202 11.10 11.22 实验安排实验安排 K J SD RD C Q Q & & J K 触发器逻辑符号触发器逻辑符号 主从型主从型 下降沿触发下降沿触发 边沿触发型边沿触发型 且下降沿触发且下降沿触发 K J SD RD C Q Q & & 1 1 Qn JK Qn+1 0 0 Qn 0 1 0 1 0 1 JK触发器触发器 简化真值表简化真值表 CP Q主 主 Q从 从 J=K=1 例：例： 主触发器主触发器 从触发器从触发器 第第10章章 时序逻辑电路时

36、序逻辑电路电工和电子技术（下）电工和电子技术（下） 6.3.0 6.3.0 时序逻辑电路的分析方法时序逻辑电路的分析方法 根据给定的时序逻辑电路写出下列逻辑式根据给定的时序逻辑电路写出下列逻辑式 （1）各触发器的时钟信号）各触发器的时钟信号CP表达式；表达式； （2）电路的输出方程和特征方程；）电路的输出方程和特征方程； （3）各触发器的驱动方程；）各触发器的驱动方程； 将驱动方程带入相应触发器的特征方程，将驱动方程带入相应触发器的特征方程， 得状态方程；得状态方程； （4）根据状态方程和输出方程得状态表，）根据状态方程和输出方程得状态表， 画出状态图或时序图。画出状态图或时序图。 时序逻辑电

37、路分析举例时序逻辑电路分析举例 1. 同步时序逻辑电路分析同步时序逻辑电路分析 例例: 试写出图示电路的驱动方程和状态方程，并画出状试写出图示电路的驱动方程和状态方程，并画出状 态转换图和工作波形图，分析逻辑功能。态转换图和工作波形图，分析逻辑功能。 Q Q J K CP RD Q Q J K CP RD Q Q J K CP RD & Q0 Q1Q2 F0F1F2 CP 清零清零 C 驱动方程驱动方程 J0Qn2 K01 J1Qn0 K1Qn0 K21 J2Qn0 Qn1 解解:输出方程输出方程:CQ2n 驱动方程驱动方程 J0Qn2 K01 J1Qn0 K1Qn0 K21 J2Qn0 Qn

38、1 解解: 将将驱动方程代入驱动方程代入JK触发器的特征方程触发器的特征方程 Qn+1JQn+KQn 得到得到状态方程状态方程:Q0n+1 Q2nQ0n Q1n+1 Q0nQ1n + Q0nQ1n Q2n+1 Q0nQ1n Q2n 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q2n Q1n Q0n Q2n+1 Q1n +1Q0n+1 CP 无效状态无效状态下降沿有效下降沿有效 由状态方程可列由状态方程可列 出状态转换真值表如出状态转换真值表如 右表

39、所示。右表所示。 右表中右表中101、110、111 三个状态在正常工作三个状态在正常工作 时不会出现，称为无时不会出现，称为无 效状态。效状态。 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q2n Q1n Q0n Q2n+1 Q1n +1Q0n+1 CP 无效状态无效状态下降沿有效下降沿有效 000001010111 011100 101 110 Q2Q1Q0 图中图中101、110、111 三个状态为无效状三个状态为无效状 态。本电路若进入态。本电路若进入 无效状态后，在无效状态后，在CP 信号作用下，能返信号作用下，能返 回有效循环状态，回有效循环状态， 即本电路具有即本电路具有自启自启 动功能。动功能。 由状态转换真值表可得到状态转换图：由状态转换真值表可得到状态转换图： 解解: