EDA设计 六位频率计的设计

1、eda 技术课程设计报告技术课程设计报告 课题名称：课题名称：六位频率计的设计六位频率计的设计 指导教师：指导教师： 学生班级：学生班级：xxxxxx 学生姓名：学生姓名：xxxxxx 学号：学号： xxxxxxxxxxxxxxxxxx 学生院系：学生院系：xxxxxx 电子工程系电子工程系 2010 年年 6 月月 10 日日 目目 录录 一一 概述概述 .- 1 - （一）设计背景及意义.1 （二）设计任务与要求.1 二二 六位频率计的工作原理六位频率计的工作原理.1 三三 六位频率计的设计与仿真六位频率计的设计与仿真 .- 2 - （一）六位十进制频率计的设计与仿真.2 （二）六位十六进

2、制频率计的设计与仿真.- 4 - 四四 调试过程、测试结果及分析调试过程、测试结果及分析.7 （一）六位十进制频率计的调试过程、测试结果与分析.- 7 - （二）六位十进制频率计扩展功能的调试过程、测试结果与分析.9 （三）六位十六进制频率计的调试过程、测试结果与分析.10 五五 课程设计体会课程设计体会 .- 12 - 六六 参考文献参考文献.12 六位频率计的设计六位频率计的设计 一一 概述概述 1.1 设计背景及意义 eda 技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻 辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发 系统为设计工具，通过有关的开发软件

3、，自动完成用软件设计的电子系统到硬 件系统的设计，最终形成集成电子系统或专用集成芯片的一门新技术。其设计 的灵活性使得 eda 技术得以快速发展和广泛应用。 在电子领域内，频率是一种最基本的参数，并与其他许多电参量的测量方 案和测量结果都有着十分密切的关系。由于频率信号抗干扰能力强、易于传输， 可以获得较高的测量精度。因此，频率的测量就显得尤为重要，测频方法的研 究越来越受到重视。 频率计作为测量仪器的一种，常称为电子计数器，它的基本功能是测量信 号的频率和周期频率计的应用范围很广，它不仅应用于一般的简单仪器测量， 而且还广泛应用于教学、科研、高精度仪器测量、工业控制等其它领域。在数 字电路中

4、，数字频率计属于时序电路，它主要由具有记忆功能的触发器构成。 在计算机及各种数字仪表中，都得到了广泛的应用。在 cmos 电路系列产品中， 数字频率计时量程最大、品种很多的产品，是计算机、通讯设备、音频视频的 科研生产领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果 都有十分密切的关系。因此，频率的测量就显得更为重要。 本设计设计 6 位频率计，以触发器和计数器为核心，由信号输入、触发、 计数、数据处理和数据显示等功能模块组成。本次采用 quartusii 的宏元件和 vhdl 语言设计两种方法来设计 6 位频率计，提高了测量频率的范围。 1.2 设计任务与要求 1.21 设计任务

5、: 采用原理图设计并制作六位十进制频率计，用 vhdl 语言方法设计并制作六 位十六进制频率计。 1.22 设计要求: a) 参考信号频率为 1hz; b) 测量频率范围：六位十进制频率计：1hz100khz； 六位十六进制频率计：1hz4mhz； c) 结果能用数码显示器显示 二二 六位频率计的工作原理六位频率计的工作原理 2.1 频率计的设计框图 数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、 译码驱动电路和显示电路，其原理框图如图 1 所示。 2.2 频率计的工作原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽 为 1 秒的输入信号脉冲计数允许的信

6、号；1 秒计数结束后，计数值锁入锁存器 的锁存信号并为下一测频计数周期作准备的计数器清零信号。 三三 六位频率计的设计与仿真六位频率计的设计与仿真 3.1 六位十进制频率计的设计与仿真六位十进制频率计的设计与仿真 3.1.1 2 位十进制计数器的设计与仿真 利用 quartus 软件平台，建立工作目录，创建工程，构建电路图如图 （3-1）所示： 图（31）二位十进制计数器电路图 完成构建电路图后，进行编译和仿真测试，以了解设计结果是否满足设计 需求，其仿真波形图如图(32)所示： 图（32） 二位十进制计数器的仿真波形图 74390 连接成两个独立的十进制计数器，clk 通过一个与门进入 74

7、390 的 计数器“1”端的时钟输入端 1clka。与门的另一端由计数使能信号 end 控制： 当 end=1时允许计数，当 end=0时禁止计数。 3.1.2 时序控制器的设计与仿真时序控制器的设计与仿真 在原理图编辑框中根据图（34）完成电路设计，该电路由 4 位二进制计 数器 7493、416 译码器 74154 和两个由双与非门构成的 rs 触发器。 图 34 时序控制器的电路图 时序控制器的仿真时序波形图 如图(35)所示： 图 35 时序控制器的仿真波形图 3.1.3 顶层元件的设计和仿真顶层元件的设计和仿真 构建顶层文件，创建新的工程，工程命名为 top，顶层原理图文件名为 to

8、p.bif。在元件输入窗口的本工程目录中找到已包装好的 2 位十进制计数器和 时序控制器，调入原理图的编辑窗中,然后构建原理图 如图 37 所示： 图 3-7 顶层文件原理图 顶层文件的仿真波形图如图（3-8）所示： 图 3-8 顶层文件的仿真波形图 （二）（二）六位十六进制频率计的设计与仿真六位十六进制频率计的设计与仿真 1.测频控制电路 vhdl 描述； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ftctrl is port (clkk:in std_logic; c

9、nt_en:out std_logic; rst_cnt:out std_logic; load:out std_logic); end ftctrl; architecture behav of ftctrl is signal div2clk: std_logic; begin process (clkk) begin if clkkevent and clkk = 1 then div2clk = not div2clk; end if; end process; process (clkk, div2clk) begin if clkk = 0 and div2clk = 0 then

10、 rst_cnt = 1; else rst_cnt = 0; end if; end process; load = not div2clk; cnt_en = div2clk; end behave 测频控制电路仿真波形图如图 3-9 所示： 图（3-9） 2.二十四位锁存器 vhdl 源程序： library ieee; use ieee.std_logic_1164.all; entity reg24b is port ( lk: in std_logic; din: in std_logic_vector (23 downto 0); dout:out std_logic_vecto

11、r(23 downto 0); end reg24b; architecture behav of reg24b is begin process (lk, din) begin if lkevent and lk =1 then dout = din; end if; end process; end behav 二十四位锁存器仿真波形图如图 3-10 所示： 图(3-10) 3.二十四位计数器 vhdl 源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter

12、24b is port (fin: in std_logic; clr: in std_logic; enabl: in std_logic; dout: out std_logic_vector(23 downto 0); end counter24b; architecture behav of counter24b is signal cqi: std_logic_vector(23 downto 0); begin process (fin,clr,enabl) begin if clr = 1 then cqi 0); elsif finevent and fin =1 then i

13、f enabl = 1 then cqi = cqi + 1; end if; end if; end process; dout clk1hz, cnt_en = tsten1,rst_cnt = clr_cnt1, load = load1); u2: reg24b port map(lk = load1, din = dto1, dout =dout); u3: counter24b port map(fin = fsin, clr = clr_cnt1,enabl = tsten1, dout = dto1); end struc; 频率计顶层设计仿真波形图如图 3-12 所示： 图(

14、3-12) 四四 调试过程、测试结果及分析调试过程、测试结果及分析 （一）（一）六位十进制频率计的调试过程、测试结果与分析六位十进制频率计的调试过程、测试结果与分析 打开六位十进制频率计的工程 top，将输入、输出信号锁定在芯片的引脚上，确定锁 定引脚编号后进行引脚锁定操作。 图 4-1 引脚锁定对话框 引脚锁定完成后对配置文件进行下载 图 4-2 配置文件下载 对话框 调试过程： （1）测频控制电路调试:观察输出的波形。enb 输出的是时钟信号 clk 的 16 分 频信号，而清零信号 clr 和锁存信号输出的都是时钟信号 clk 的二分频信号。 （2）计数器电路调试：观察输出波形，使能信号

15、 enb 为高电平 1 时开始计数， 时钟信号出现上升沿，输出信号 q 自加一，当计满 9 时，进位信号 cout1 产生 1 段高电平，当清零信号 clr 为高电平 1 时，输出 q 清零，使能信号为低电平 0 时，输出 q 停止计数。 （3）综合电路调试：观察波形图，实验设置的被测信号 clk1 与对比信号 clk 的比为 10:1，输出 a 从 000000 计数到 000080，以此循环计数，锁存信号 b 一 直处于 000080。 在源程序的编写过程中，由于语句遗漏、单词拼写错误、分号遗漏这些因 粗心大意引起的错误，而导致一些不必要的错误。 表表 1 六位十进制频率计六位十进制频率计

16、的测试结果的测试结果 分析：分析： （1）测频控制电路中计数器时钟信号 enb、计数器清零信号 clr 和输出锁存信 号 lock。首先是 7493 这个器件，可以相当于 4 个二分频电路，qa 是二分频、 qb 是四分频、qc 是八分频、qd 是十六分频，所以 qd 端产生的信号频率就是计 数器使能信号的频率。锁存信号 lock 就是当计数器计满一个周期时锁存计数结 果，锁存信号频率也要和计数器周期频率保持一致。而清零信号仅仅在计数初 期出现一段清零。 （2）计数器电路满足的就是计数功能，当时钟信号 clk 出现上升沿，并且计数 器使能信号 enb 为高电平时，计数器自加 1，当使能信号为低

17、电平 0 时，停止 计数，并且保持不变；当清零信号 clr 为高电平 1 时，计数器清零。当计数器 计满 9 时，进位信号出现高电平 1。 （3）综合电路要求就是能够对频率进行循环计数。实验结果与真实值存在 8 倍 的关系，这于实验中所选的器件有关系，在上面所讲的 7493 的作用，而计数器 的使能信号就是时钟信号 clk 的十六分频信号 qd，而能够计数的信号又是使能 信号的一半，所以实验结果与真实值存在 8 倍的关系。 （二）（二）六位十进制频率计扩展功能的调试过程、测试结果与分析六位十进制频率计扩展功能的调试过程、测试结果与分析 调试过程： 把测频控制电路进行改进或者更换，改进就是将 c

18、nt_en 的输入设置为： ，更换就是换成如图 2 所示的电路。其他调试过 abcd qqqqencnt_ 程都保持不变。 表 2 六位十进制频率计的测试结果 clk1=1hz(测试门限为 8s) clk 1hz10hz 100hz 1khz10khz 100khz 测试 结果 880800800080000800000 分析：分析： 把 cnt_en 的输入设置为：，这样就把时钟信 abcd qqqqencnt_ 号 clk 与计数器使能信号 enb 之间的频率比值定为 1：0.5,然而实现计数的使 能信号与时钟信号的频率比值为 1:1。 （三）（三）六位十六进制频率计的调试过程、测试结果及

19、分析六位十六进制频率计的调试过程、测试结果及分析 打开目录工程，将输入、输出信号锁定在芯片的引脚上，确定锁定引脚编号后进行引 脚锁定操作。 图 4-2 引脚锁定对话框 clk1=1hz(测试门限为 1s) clk1hz10hz100hz1khz10khz100khz 测试 结果 110100100010000100000 引脚锁定完成后对配置文件进行下载： 图 4-3 配置文件下载对话框 调试过程： （1）测频控制调试:波形显示时钟使能信号 cnt_en 和输出锁存信号 load 都是 时钟信号的二分频信号清零信号 rst-en 也按规律显示。 (2)24 位锁存器调试：波形显示时钟信号 lk

20、 出现上升沿时，就把此状态下的计 数器的值赋给输出 dout 信号。 （3）计数器调试过程与原理图中的计数器相似，唯一的区别就是当计数器计满 f 时，进位信号才会出现高电平，其他的调试过程都一样。 （4）顶层电路调试：设置时钟时，被测信号的周期 clk1 与对比信号 clk 的周 期比是 10:1。结果显示的数据用十六进制来显示。 在这些调试过程中出现的问题，比如原理图连线出现短接、导线接触不良、 license 参数、而导致的一系列错误。通过耐心解决，最终达到了实验要求。 表 3 六位十六进制频率计的测试结果 分析： （1）测频控制电路输出的 3 个信号必须满足要求。程序实现的就是两个功能，

21、 二分频和产生计数器清零信号，若时钟信号 clk 和时钟使能信号 enb 都为低电 平 0 时，则产生的清零信号 clr 为高电平 1，否则为低电平 0。 （2）锁存器的作用就是将计数器的数据锁存到输出信号 dout 中，当锁存信号 出现上升沿时，将此刻的计数器的数据赋给输出信号 dout，其他时刻保持不变。 （3）计数器的功能和原理图中的计数器功能几乎一样，只是计数显示方式不同， 原理图是十进制计数显示，vhdl 程序是十六进制计数显示；第二就是进位不同， 原理图是满 9 才出现高电平进位信号，vhdl 程序是满 e 才出现高电平进位信号。 其他原理都相同。 (4)顶层电路调试：观察波形图，

22、实验设置的被测信号与对比信号的比为 10:1，因此输出为 00000a。 clk1=1hz(测试门限为 1s) clk1hz10hz100hz1khz10khz100khz1mhz2mhz4mhz 测试 结果 1a643e82710186a0f42401e84803d0900 五五 课程设计体会课程设计体会 在一个多月的 eda 课程学习中我收获诸多。在这次课程设计中我主要负责 电路图的构建和 eda 硬件实验部分，期间我和搭档也遇到许多问题，在老师和 同学的指导和帮助下，自身的努力下最终得到解决。 此次设计进一步加深了对 eda 的了解，让我对它有了更加浓厚的兴趣。特 别是当每一个实验成功时，心里都很开心。 但是在编写顶层文件的程序时，我和搭档遇到了不少问题，特别是各元件 之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错 误所在。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确 的显示: