EDA课程设计数字频率计1

1、课 程 设 计 报 告（理工类）课程名称： eda技术 专业班级： 学生学号： 学生姓名： x x 所属院部： 物电学院 指导教师： xxx 20 11 20 12 学年 第 2 学期目录1设计目的和要求31.1 课程设计目的与要求31.2 课程设计内容41.3 设计原理42仪器和设备52.1 max+plusi软件介绍52.2 max+plus软件组成63设计过程63.1设计内容和要求63.2设计方法和开发步骤73.2.1 设计方案73.2.2实验步骤73.3设计思路73.4设计难点84设计结果与分析84.1实验结果84.1.1 测频控制信号发生器84.1.2 十进制计数器94.1.3 锁存

2、器94.1.4动态扫描输出104.1.5七段译码器104.1.6顶层模块114.2 程序简要说明114.2.1 测频控制信号发生器的结构体vhdl源程序114.2.2 十进制加法计数器的结构体vhdl源程序124.2.3锁存器的结构体vhdl源程序134.2.4 动态扫描的结构体vhdl源程序144.2.5 数码管显示的结构体vhdl源程序144.2.6 顶层模块波形仿真165实验小结17参考文献181设计目的和要求1.1 课程设计目的与要求1. 学会利用max+plusii进行层次化设计，并进行编译仿真；2. 掌握数字频率计电路的设计原理；3. 掌握运用vhdl语言进行系统设计的方法；4.

3、输入顶层电路图和下层设计文件；5. 利用仿真手段进行功能调试。1.2 课程设计内容分析数字频率计的功能，完成功能模块的划分，分别用vhdl语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。1.3 设计原理频率信是常用的测量仪器，它通过对单位时间内的信号脉冲进行计数，从而测量出信号的频率。设计一个6位频率计，可以测量1999999hz的信号频率。频率计工作时，先要生产一个计数允许信号即闸门信号，闸门信号的宽度为单位时间，例如1s。在闸门信号有效的时间内对被测信号计数，即为信号评率。测量过程结束，需要锁存计数值或留出一段

4、时间显示测量值。下一次测量前，应该对计数器清零。频率计闸门时序如图1所示，闸门信号由闸门电路产生。计数显示清零计数计数允许信号清零信号图1 频率计闸门时序频率计可以分为3个部分：闸门电路、计数器和显示电路。本实验中，闸门电路时钟为2hz，产生的技术周期为1s，清零周期为0.5s，4s为一个周期测量一次信号频率。计数器由6个十进制计数器构成i端，受闸门电路控制。显示电路利用实例7设计的6位扫描数码显示器，他的扫描时钟可以使用1khz或10khz的时钟。数字频率计的关键组成部分包括测频控制发生器、计数器、锁存器、动态扫描输出，其原理框图如图2所示：图2 数字频率计原理框图2仪器和设备pc机，max

5、+plusi软件2.1 max+plusi软件介绍max+plus开发工具是altera公司推出的一种eda工具，具有灵活高效、使用便捷和易学易用等特点。使用max+plus软件，设计者无需精通器件内部的复杂结构，只需用业已熟悉的设计输入工具，如硬件描述语言、原理图等进行输入即可，max+plus就会自动将设计转换成目标文件下载到器件中去。max+plus开发系统具众多特点，如多平台、开放的界面、模块组合式工具软件、与结构无关、支持硬件描述语言、丰富的设计库等。使用max+plusi软件可以使我们在较短的时间内完成相应的内容。2.2 max+plus软件组成max+plus软件采用模块化结构，

6、包括设计输入、项目处理、项目校验和器件编程4个部分，所有这些部分都集成在一个可视化的操作环境下。1、设计输入：max+plus的设计输入方法有多种，主要包括文本设计输入、原理图输入、波形设计输入等多种方式；2、项目处理：设计处理的任务就是对项目进行编译，编译实际就是将设计者编写的设计改为可以用于生产的“语言”。编译器通过读入设计文件并产生用于编程、仿真和定时分析的输出文件来完成编译工作；3、项目校验：max+plus提供的设计校验过程包括仿真和定时分析，项目编译后，为确保设计无误，要再用专用软件进行仿真。如果发现了错误，则应对设计输入进行部分修改直至无误；4、器件编程：max+plus通过编程

7、器将编译器生成的编程文件编程或配置到altera cpld器件中，然后加入实际激励信号进行测试，检查是否达到了设计要求。 在设计过程中，如果出现错误，则需要重新回到设计输入阶段，改正错误或调整电路后重复上述过程。3设计过程3.1设计内容和要求本次设计的目的就是在掌握eda实验开发系统的初步使用基础上，了解eda技术，掌握频率计的原理。在掌握所学的计算机组成与结构课程理论知识时。通过对数字频率计的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。分析数字频率计的功能，完成功能模块的划分

8、，分别用vhdl语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后得出实验结果。3.2设计方法和开发步骤3.2.1 设计方案1、间接测频法（测周法）：测量单位时间内被测信号的周期数，即在闸门时间内对被测信号的脉冲进行计数。若闸门打开时间为t，被测信号通过闸门进入计数器的计数值为nx，则可求的被测信号的频率fx=nx/t，当闸门时间t=1s时，fx=nx（hz），即计数器计数值就是被测信号的频率值。当被测信号频率范围不同的时候，通常会选择不同的闸门时间，以得到较精确的测量结果。2、 直接测频法：被测信号的频率fx应远大于产生闸门信号的基准频率，

9、否则测频将产生较大的误差。此处仅以闸门时间t=1s为例进行设计，由于闸门信号的起始时间与被测信号的边沿不同步，因此计数结果会有+1或1的误差，假设该误差可在允许范围内。由于直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本设计采用了直接测量法，在一定闸门时间内测量被测信号的脉冲个数。3.2.2实验步骤打开max+plusii软件新建.vdh文本文件输入代码并保存单击“file”中的project单击“set project to current file”单击“max+pluii”中的compiler进行编译新建.scf波形文件并保存选择“node”单击“enter n

10、odes from snf”导入输入输出单击“max+pluii”中的“simulator”进行波形仿真。3.3设计思路采用vhdl语言设计一个复杂的电路系统，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。先将各个子模块采用vhdl语言编程，并进行仿真与调试，然后通过这些子模块画出顶层模块，进行仿真，得出波形。3.4设计难点数字频率计的设计需要许多模块的组成，有闸门控制电路、十进制计数器、锁存器、动态扫描器和七段译码器。数字频率计的设计的工作量很大，当然在设计

11、时碰到许多问题。1、一开始没有思路，经过查看资料，知道测量频率有两种方案：测周法和测频率法。在做的时候要确定一个标准时钟信号，根据一个时钟周期内的待测信号的个数，就可知道待测信号的频率。2、在编写闸门控制电路的代码是遇到了困难，不知使能信号、清零信号、锁存信号要设置成多大。3、由于要连的线很多，很容易连错。在做网络标号时要注意一定要点中此线，当你双击此线，可以看到它们是连在一起的4、做出来的每一模块文件都要放在同一文件夹中，而且每一模块的代码都要进行编译，由于做的模块比较多，要记住编译之前要把编译的文件设置成当前文件才行。在做原理图时要改变某一模块的代码，改变后要重新编译才行。5、做原理图仿真

12、波形时，看不到波形。那是由于参数的设置不对，仿真时间变长，波形的频率设置的大一些，可以看到波形。由于软件的限制，看到的波形有所失真。4设计结果与分析4.1实验结果4.1.1 测频控制信号发生器闸门信号产生电路如图3所示，输入标准时钟信号，经过闸门信号电路产生使能信号cnt、清零信号rst和锁存信号load。使能信号cnt和清零信号控制十进制的工作；而锁存信号load控制锁存器的工作。图3测频控制信号发生器模块4.1.2 十进制计数器为了显示方便，采用十进制计数器计数，其逻辑符号如图4所示。十进制计数器只有十个不同的状态，并按十进制进位规律进行计数。闸门控制电路产生的清零信号rst和使能信号cn

13、t接至计数器clr端和ena端，控制十进制的清零和使能状态，而clk端接的是待测信号。co3.0输出的是出现上升沿的个数，当计数溢出时，carry_out数值从0变为1，作为下一个十进制计数器的时钟信号。图4 十进制加法计数器模块4.1.3 锁存器为了使显示结果稳定显示，需要将计数器每次记得的结果进行锁存，其逻辑符号如图5所示，闸门电路产生的load接至锁存器的load端；十进制计数器输出接至锁存器的din3.0端，而锁存器的输出端dout3.0作为动态扫描器的输入端。图5 锁存器模块4.1.4动态扫描输出动态扫描器使结果输出更加清晰，其逻辑符号如图6所示。动态扫描器的clk端接一时钟信号，而

14、count13.0count63.0分别接对应的锁存器输出端。当clk出现第一个上升沿时，输出count13.0中的数值，第二个上升沿时输出count23.0的数值，以此类推，当出现第七个上升沿的时候有输出count13.0,也就是说六个上升沿一个循环。图6 动态扫描输出模块4.1.5七段译码器七段译码器电路如图7所示，使输出的结果更加形象化。动态扫描器的dout3.0接至七段译码器的num3.0端，输出端输出的结果是 把num3.0数值转化成数码管显示的形式。图7 数码管显示模块4.1.6顶层模块图8 顶层模块4.2 程序简要说明4.2.1 测频控制信号发生器的结构体vhdl源程序archi

15、tecture behavior of testctl issignal div2clk:std_logic;begin process(clk)beginif clkevent and clk=1 thendiv2clk=not div2clk;end if;end process;process(clk,div2clk)begin if (clk=0 and div2clk=0) thenrst=1;else rst=0;end if;end process;load=not div2clk;cnt=div2clk;end behavior;仿真波形：图9 测频控制信号发生器仿真波形4.2

16、.2 十进制加法计数器的结构体vhdl源程序architecture art of cnt10 issignal cqi:std_logic_vector(3 downto 0);beginprocess(clk,clr,ena) isbeginif clr=1 then cqi=0000;elsif clkevent and clk=1 thenif ena=1 thenif cqi=1001 then cqi=0000;else cqi=cqi+1;end if;end if;end if;end process;process(cqi) isbeginif cqi=0000 then c

17、arry_out=1;elsecarry_out=0;end if;end process;co=cqi;end architecture art;仿真波形：图10 十进制仿真波形4.2.3锁存器的结构体vhdl源程序architecture behavior of reg4b isbeginprocess(load,din)beginif loadevent and load=1 thendout=din;end if;end process;end behavior;锁存器波形仿真：图11 锁存器波形仿真4.2.4 动态扫描的结构体vhdl源程序architecture art of sc

18、an issignal c:std_logic_vector(2 downto 0);beginprocess(clk) isbeginif (clkevent) and clk=1 thencs=000;douts=001;douts=010;douts=011;douts=100;douts=101;dout=count6;cs=000;doutledledledledledledledledledledledledledledledled=1000111; end case; end process; a=led(6);b=led(5);c=led(4);d=led(3); e=led(

19、2);f=led(1);g=led(0); end art;数码管显示波形仿真：图13 数码管显示波形仿真4.2.6 顶层模块波形仿真图14 顶层模块波形仿真5实验小结本设计采用eda技术，利用测频法的原理和vhdl语言，采用自上向下的设计方法，实现了一个可以测量1999999hz的信号频率6位频率计。，并在max+plus软件平台下对设计项目进行的了编译和时序仿真。实验结果表明，该系统能够满足本次设计的要求，并且具有测量误差小，可靠性高的优点。本文的设计工作能作为电子测量与仪表技术的基础，为计算机、通讯设备、音频视频等科研生产领域提供较好的参考。通过这个课程设计，我发现自己有很多不足，存在着知识上的漏洞。同时也看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。这次课程设计让我学到了很多，不仅是巩固了先前学的eda技术的理论知识，而且也培养了我的动手能力，更令我的创造性思维得到拓展。在课程设计中一个人的力量是远远不够的，