本科毕业设计中期检查报告

1、本科毕业设计（论文）中期检查报告课题名称:基于FPGA的等精度多功能频率测试仪 学院（系）：自动化学院（电技系）年级专业： 电技 10 级*班（学号*）学生：*指导教师：兰检查日期：2014年4月30日页脚一、课题已完成的容自毕业设计开始进入正题以来，经过认真的学习和刻苦的钻研，我现在已经掌握了 FPGA和单片机的一 些基本功能，进一步了解了在设讣当中单片机系统SOC系统，完成了主系统部分和频率计FPGA设讣 部分的VHDL程序设计1、课题的需求分析基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量稱度随被测信号的频率 的变化而变化，在实用中有较大的局限性，而等精度频率计不

2、但具有较髙的测量精度，且在整个频率区 域能保持恒定的测试精度。在此完成的设汁项目可达到的指标为：1. 频率测量测量围 信号：方波、正弦波：幅度：0.5V5V：频率：0. 1Hz10MHzb.测量误差0. 001%2. 脉冲宽度测量a. 测星围 信号：脉冲波；幅度：0.5V5Y；脉冲宽度 Isb. 测量精度WO. Ws3. 测量并显示周期脉冲信号（幅度0.5V5V、频率1Hz1kHz）的占空比,占空比变化用为10%90%,测量误差1%04. 显示器十进制数字显示，显示刷新时间为5秒的轮流显示或固立显示，可转换。5. 具有自校功能，时标信号频率为1MHz.6. 自行设计满足本设计任务要求的稳压电源

3、。在以上测量帀以及测量误差条件下，进行小信号的频率测量，提出并实 现抗干扰的措施。2、熟悉测频原理及FPGA功能FPGA器件担任测频的核心电路模块，传统的测频原理是在一泄的时间间隔T测某个周期信号的重复 变化次数N,其频率可表示为f=N/T,这种测量方式的精度会随被测信号频率的下降而降低。本设汁采用 等精度测频方法，“预置门控信号” CL可由单片机发出，可以证明，在一秒至0.1秒间选择的用，CL 的时间宽度对测频精度几乎没有影响，在此设苴宽度为TBZH和TF模块式两个可控的32位髙速汁数器, BENA和ENA分别是他们的技术允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK 输入

4、，设其频率为F：经整形后的被测信号从与BZH相似的32位il数器TF的时钟输入端TCLK输入， 设其真实频率值为F1,被测频率为F2.测频原理为，测频开始前，首先发出一个淸零信号CLR,使两个计数器和D触发器垃0,同时通过 信号ENA,禁止两个计数器汁数。然后由单片机发岀允许测频命令，即令预宜门控信号CL为高电平， 这时D触发器要一直等到被测信号的上升沿通过时Q端才被宜1,与此同时，将同时启动计数器BZH 和TF,进入计数允许周期。任此期间，BHT和TF分别对被测信号（频率为Fx）和标准频率信号（Fs） 同时汁数。当T秒后，预置门信号被单片机置为低电平，才通过D触发器将这两个计数器同时关闭。

5、CL的宽度和发生的时间都不会影响计数使能信号（START）允许计数的周期总是恰好等于待测信号 TCLK的完整周期数这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒左精度的关键，并 且，C1宽度的改变以及随机的出现时间的误差最多只有BCLK信号的一个时钟周期，如果BCLK由精 确稳泄的警惕振荡器（100MHz）发出，则任何时刻的绝对测量误差只有亿分之一秒。设在一次预宜门 时间T中被测信号的讣数为Nx,对标准频率信号的计数值Ns,则下式成立：Fx/Nx=Fs/Ns,最后通过 控制SE1选择信号和64位至8位的多路选择器MUX64-8,将计数器BHZ和TF中得2位数据8次读入 单片机并按上

6、市进行讣算和显示结果页脚等稱度频率汁主控结构3、完成单片机模块及了解SOC系统单片机用于控制FPGA的测频操作和读取数据，并作出相应数据处理。安排单片机P0 口直接读 取测试数据，P2 口向FPGA发控制命令。管脚连接方式1) 单片机的P0 口接8位数据DATA7.O,负责读取测频数据。2) 单品阿基可以通过信号START, 了解计数是否结束，以确左合适可以读取数据。3) EEND的功能与START基本相同，当其由低电平变成髙电平时指示脉宽计数结束。4) P2.2, P2.1和P2.0与SEL2.O相接，用于控制多路通道的数据选择。当SEL分别为“000”, “001”“010”011 ”时,

7、由低8位到高8位读出标准频率计数值;当SEL分别为“ 100”，101 ”，“ 110”, “111”时，由低8位到髙8位读出待测频率计数值。5) P2.4接淸零信号CLR,高电平有效。每一测频周期开始时，都应该首先淸零。6) P2.5和P2.6分别接控制信号CL和SPUL。CL和SPUL协同控制测试操作。即当SOUL为1时， CL作为预苣门控信号，用于测频计数的时间控制；当SPUL为“0”时CL作为测脉宽控制信号。 这时，CL若为 T 测TCLK的髙电平脉宽，而当CL为0时，则测TCLK的低电平脉宽。 然后分别从DATA数据口读岀BZH对标准频率的汁数，即只需令SEL的取值分别为“000”,

8、001”，010”，“011” 即可。页脚4. 主系统设计22222222 88I的;3UsoLgr-3OGKOO SnLVLSOxna0VJ.VGO G G CKO CXOS822S82gi rM f Iof F z桂 8-wu4-A/va g -202 OR2|daM31.O)Q/ etdat3a3I.O|1 Irrtercal: |O.Ons小 I Time: |0山$O.Ons5.Ous10.0ns150u$20.0us25.0us33.0us SS.Ous40.0 us450u$ O.OusC112I65.0us0(D料1)概斶觸斛*1制觸觸觸*怖甲刖叫1 mmrifTTii 皿11

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12、个上升沿为止，这时STASRT= O,可作为单片机料 及计数结朿的标志信号。仿真波形中TCLK和BCLK的周期分别为lOOus和5OOns, 由图可见，技术结果是，对TCLK的汁数值为5,对BCLK的计数值是64 ( 16进 制)。通过控制SEL就能按照8个8位将两个计数器中的32位读入单片机中进行 计算。从图中的波形可以看岀，该程序的等精度测频的功能完全正确。2、完成单片机主程序单片机主程序流程图，如图页脚主程序流程系统初始化后，有键盘扫描子程序读入要执行的功能键。比如要执行功能为测频功能， 那么读入键之后马上跳转到测频子程序，将CPLD的汁数器淸零，然后通过键盘将预置 门的时间读入单片机，打开预置门进行测频汁数，等预宜门时间到后，关断预這门，CPLD 关断预置门后将给单片机一个结朿信号，单片机核读到结束信号后，通过苣CADRA, ADRB的四个状态，分四次将测频结果的32位数据读入单片机，计算后将结果转换为 BCD码LED显示输岀。在空闲状态程序始终扫描键盘，等待输入，执行完某一功能程 序又会回到键盘扫描状态上来。页脚三、下一步工作计划和研究容1、完成频率计软件设计及仿真2、完成VHDL程序设计和单片机主程序设计3、完成各模块设计及仿真分析4、获得整体仿真图5、对毕业设汁的整体结构的合理性进行修正6、对毕业设计细节之处进行修改7、增强频