EDA教学规划-八路彩灯控制器

1、EDA课程设计设计题目：基于 VHDL的8路彩灯控制器设计一、课程设计的目的1. 熟悉Quartus U软件的使用方法，使用VHDL文本输入设计法进行任务设 计。2 .增强自己实际动手能力，独立解决问题的能力。3 .通过课程设计对所学的知识进行更新及巩固.二、课程设计的基本要求本次课程设计是设计一个8路彩灯控制器，能够控制8路彩灯按照两种节 拍，三种花型循环变化。设计完成后，通过仿真验证与设计要求进行对比，检验 设计是否正确。三、课程设计的内容编写硬件描述语言VHDL程序，设计一个两种节拍、三种花型循环变化的8 路彩灯控制器，两种节拍分别为 0.25s和0.5s。三种花型分别是：(1) 8路彩

2、灯分成两半，从左至右顺次渐渐点亮，全亮后则全灭。(2 )从中间到两边对称地渐渐点亮，全亮后仍由中间向两边逐次熄灭。(3) 8路彩灯从左至右按次序依次点亮，全亮后逆次序依次熄灭。四、实验环境PC 机一台；软件 Quartus n 6.0五、课程设计具体步骤及仿真结果1、系统总体设计框架结构Jenpiri2:u1coiorS:u3分频模块：把时钟脉冲二分频，得到另一个时钟脉冲，让这两种时钟脉冲来 交替控制花型的速度。二选一模块：选择两种频率中的一个控制彩灯的花型。8路彩灯的三种花型控制模块：整个系统的枢纽，显示彩灯亮的情况2、系统硬件单元电路设计1.分频模块设计实验程序：library ieee;

3、use ieee.std_logic_1164.all;en tity fenpin2 isport( clk:in std_logic;clkk:out std_logic);end fenpin2;architecture behav of fenpin2 is beg inprocess(clk)variable clkk1:std_logic:=0;begi nclkk1:= n ot clkk1;if clkevent and clk=1 then end if;clkk=clkk1;end process;end behav;RTL电路图：波形图:2. 二选一模块设计实验程序：li

4、brary ieee;use ieee.stdo gic_1164.all;en tity mux21 isport(a,b,s:in stdo gic;y:out stdo gic);end mux21;architecture behave of mux21 isbeg inprocess(a,b,s)beg inif s=0 the n y=a;else y=b;end if;end process;end behave;RTL电路图:波形图:3.8路彩灯的三种花型控制模块设计程序：library ieee;use ieee.stdo gic_1164.all;use ieee.std_

5、logic_ un sig ned.all;en tity color8 isport(clk,rst:in std_logic;q:out std_logic_vector(7 downto 0);end;architecture a of color8 issignal s:stdogic_vector(4 downto 0);beg inprocess(s,clk)beg inif rst=1 then s=00000;elsif clkevent and clk= 1 thenif s=11111 the ns=00000;else sqqv=10001000;whe n 00010=

6、qqqqqqqqv=11111111;when 01010=qqqqqqqqqqqqqqqqqqqqn ull;end case;end if;end process;RTL电路图：end;波形图:4.综合程序library ieee;use ieee.std_logic_1164.all;en tity fenpin2 isport( clk:in std_logic;clkk:out std_logic);end fenpin2;architecture behav of fenpin2 isbeg inprocess(clk)variable clkk1:std_logic:=0begi

7、 nclkk1:= n ot clkk1;if clkevent and clk=1 thenend if;clkk=clkk1;end process;end behav;library ieee;use ieee.stdo gic_1164.all;en tity mux21 isport(a,b,s:in std_logic;y:out stdo gic);end mux21;architecture behave of mux21 is beg in process(a,b,s)beg inif s=0 the n y=a;else y=b;end if;end process;end

8、 behave;library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity color8 isport(clk,rst :in std_logic;q:out stdogic_vector(7 downto 0); end;architecture a of color8 issignal s:stdogic_vector(4 downto 0);beg inprocess(s,clk)beg inif rst=1 then s=00000;elsif clkevent and clk=

9、1 then if s=11111 thens=00000;else sqqqqqqqqqqqqqqqqqqqv=11111000; when 10011=qqqqqqqqqqqn ull;end case;end if;end process; end;library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity balucaide ng is port (clk,s,rst:in std_logic;q:out std_logic_vector(7 downto 0);end;architecture one of balucaide ng is sig nal h0,h1:std_logic;comp onent fenpin2port( clk:in std_logic; clkk:out std_logic); end comp onent;comp onent mux21 port(a,b,s:in std_logic;y:out std_logic); end comp onent;comp onent color8port(clk,rst :in std_logic;q:out stdogic_vector(7 downto 0);e