实验培训_xxn

1、 集成电路相对于分离器件体积小，速度高，功耗 小，成本低，可建立含更多晶体管的复杂系统， 可以提供更强的计算能力，使设计专门用途的电 路成为可能，降低了电子系统成本。 目前国际上IC设计的主流工艺为0.18um和 0.13um，90nm工艺的应用范围正在迅猛的增 长，日益成为主流工艺。 更小尺寸的65nm，45nm的工艺正在积极的研 究中。 集成电路设计的EDA软件公司也在与芯片工艺厂 商积极合作研发支持更小尺寸集成电路设计的 EDA软件。 参数定义 时钟频率、时序、功能对应 工艺选择（0.35/0.18/0.13，1p/2p，m2/m3/m4） CMOS，BiCMOS，GaAs等。 架构选择

2、 动态/静态逻辑，并行/串行/流水线 电路设计 模块划分，需求定义，电路模块设计与连接。 电路模拟 功能模拟，时序验证 版图设计 自动布局布线，人工设计。 版图验证 设计规则（DRC）/电学规则（ERC），电路与 版图对照（LVS） 版图后模拟 寄生、延迟计算，反标参数。 可靠性分析 电迁移，静电保护，衬底耦合。 集成电路的设计及模拟验证决定电路的组成及相 关的参数，但仍不是实体的成品，集成电路的实 际成品须经晶片厂的制作。 版图设计是将所设计的电路转换为图形描述格式， 即设计工艺过程需要的掩模版，确定设计这些掩 模版几何图形的过程即版图设计，如图所示。 层次化、模块化的版图设计方式可以提高效

3、率。 光刻板的制作是非常昂贵的，所以版图验证非常重要。用 Virtuoso Layout Editor（一种版图设计工具）编辑生成 的版图是否符合设计规则、电学规则，其线路连接是否正 确必须通过版图验证系统来验证。 每一工艺均有其设备上和控制上的极限，如光刻分辨率、 化学药品浓度和剂量、作用时间、温度等，因此在版图上 要能容忍变化的发生。为了使晶片厂制作过程的合理变化 不致影响制作的结果，电路设计者所设计的电路版图必须 满足晶片厂提供的设计规则。 电路设计及布局设计为不同阶段的独立设计过程，必须确 保版图设计及原电路的一致性。 DRC（Design Rule Check）：对集成电路的版图做几

4、 何空间检查以确保电路能被制版技术所实现。 ERC（Electrical Rule Check）：检查power, ground 的short, floating device, floating net等指定的电气特 性。 LVS（Layout Versus Schematic)：将layout与 schematic做比较，以检查电路的连接，与MOS的 Length、Width值是否匹配。 LPE（Layout Parameter Extraction)：从layout 数据 中提取电器参数（如MOS的W、L值、BJT，diode的面 积、周长，节点的寄生电容）并以Hspice 网表方式表示

5、 电路 世界主流EDA公司：Cadence，Synopsys， Mentor。 Cadence公司和Synopsys公司都提供全套的IC 设计工具。 Mentor主要提供验证工具。 本试验课中要使用的工具： Cadence系统的电路图设计工具Composer Schemetic和版图设计工具Virtuoso Layout Editor Mentor系统的版图验证工具Calibre CMOS工艺中常用的器件电阻（R）、电容 (C)、电感（射频IC中用到）、二极管(D)、 MOS管(M)、BJT(Q) 符号与结构： 内建电场： I-V特性： q kT VT)ln( 2 i DA T n NN V

6、1)exp( T D SD V V Ii 图中D为漏极，G为栅极，S为源极，B为衬 底。NMOS管的高电位端为漏极，低电位 端为源极；PMOS管的高电位端为源极，低 电位端为漏极。 阈值电压（Vt）：栅氧化层下源漏之间形 成载流子沟道所需要的栅极电压为阈值电 压。 1）VgsVt： 晶体管截止 2）VgsVt n，设Vgs保持不变： 当Vds=0时，S、D之间没有电流 Ids=0 当0VdsVgs-Vtn时，沟道上的电压降（Vgs-Vtn） 保持不变，Leff=L-L变化不大，沟道电阻Rc基 本不变。所以，Ids=(Vgs-Vtn)/Rc基本不变， 即电流Ids基本保持不变，出现饱和现象 ：

7、2 )( 2 1 Tgsoxnds VV L W CI 衬底偏置效应：当NMOS管源极和衬底电 位不一致时（衬底电位更低），有更多的 空穴被吸引到衬底留下大量的负电荷，因 此耗尽区展宽了。栅极电荷镜像耗尽区电 荷，因此阈值电压是耗尽层电荷总数的函 数。随着NMOS管源极电位和衬底电位差 的增大，阈值电压上升。 沟道长度调制效应：实际的MOSFET在饱 和区，漏源电流随着漏源电压升高而升高， 如下图所示： )1 ()( 2 1 2 dsTgsoxnds VVV L W CI 亚阈值导电效应 ：理想的MOS管，当Vgs 下降到小于VT时，器件会突然关断。实际 上当Vgs小于或等于VT时，栅下存在弱

8、的 反型层，并有一些漏电流。亚阈值情况下 Ids与Vgs呈现指数关系。 击穿：MOSFET端电压超过一定值时，会 发生击穿。高的栅电压会导致氧化层永久 击穿（版图设计须注意天线效应，外界输 入端口须注意静电防护）。短沟道器件会 使漏端耗尽区展宽，到达源极，形成穿通。 符号与电学特性 dU dQ C PN结电容：非线性电容，有较大的电压系 数，与所有的MOS工艺兼容 MOS 电容： Poly(or metal ) to bulk silicon 电容 Poly to field implant region 电容 Metal to poly 电容 ： Poly to poly电容 ： 符号与电学

9、特性： dI dU R 源漏扩散电阻： 方块电阻为20-100/（最大可达100K） 温度系数为500-1500ppm/，电压系数为 100-500ppm/，误差为20%，ppm代表百 万分之一 n+p结寄生电容较高 P阱电阻 与CMOS硅栅或铝栅工艺兼容 方块电阻为1K-5K/，有较大的电压系 数，误差为40% 离子注入电阻： 与CMOS硅栅和铝栅工艺兼容，但需要额外的工 艺步骤。 方块电阻为500-1000/，可以精确的控制 有较高的电压系数，误差较小 Poly-Si 电阻 ： 方块电阻为30-200/，（与源漏同时掺杂，如果不掺 杂可制作高阻） 温度系数为：500-1500ppm/，误差

10、为40% 可以用激光进行修正，电阻被较好的隔离。 开关电容模拟电阻 ： 可由CMOS硅栅或铝栅工艺实现 需要高频工作 反相器输入为0，输出为1；输入为1，输出 为0。符号如图为： 反相器直流电压传输特性为： 数字电路要求MOS管工作在线性区和截至区，而模拟电路 要求MOS管工作在饱和区。 图中VOH：输出高电平；VOL：输出低电平；VIH：输入高 电平；VIL：输入低电平。 两极电路级联要求前级输出低电平要低于后级输入低电平， 前级输出高电平要高于后级输入高电平。 动态功耗：对电容进行充放电；每次转换 消耗的能量为，消耗的功率为。可见功率 为MOS管尺寸无关，只与负载电容CL，电 源电压Vdd

11、和频率f有关。 短路电流：开关过程中电源和地之间的短 路电流。 漏电流：二极管和MOS管的漏电流。 设计规则主要是为了保证在集成电路生产中的光 刻板对准偏差不会影响所制作的器件特性。 设计规则可以用来表示，是工艺中最小栅长的 0.5倍；用来表示设计规则可以使设计规则与工 艺尺寸无关。 实际上，企业在集成电路设计中一般采用m规则， 即详细规定版图中每个宽度和距离的尺寸。 结面积和周长最小化 二维效应引起晶体管的有效尺寸与版图尺 寸并不一致 用单位尺寸的晶体管； 用并联几个单位尺寸的MOS管构成大的MOS管； 所有需要匹配的MOS管用相同的电流方向； 所有需要匹配的器件要求有相同的边界条件，可 通

12、过加dummy器件来实现 对于要求匹配严格的差分对，采用共质心 版图设计。 电容可采用中间夹着二氧化硅的两层多晶硅实现； 主要的误差源是过腐蚀和氧化层梯度变化。过腐蚀 通常是主导因素，可以通过增加面积来最小化。 为了使匹配达到最佳，可以采用共质心技术 为了最小化数字电路通过衬底和模拟电源 线对模拟电路的影响，需要在版图设计上 采取一些措施： 数字电路可以整个系统共用一个电源线， 模拟电路的各模块最好用单独的电源线 这些电源线在片外连接。如果不能实现模 拟电路和数字电路PAD分开，需要从PAD 引出两条分离的模拟电源线和数字电源线。 数字模块和模拟模块要在芯片的不同位置 进行布局，两个部分需要用

13、警戒环和阱隔 离。 用掩蔽技术可以防止噪声通过衬底耦合， 也可以减小两块之间的crosstalk(串扰)。 数字模块和模拟模块要在芯片的不同位置 进行布局，两个部分需要用精洁环和阱隔 离。 当衬底或阱中有较大的电流时，在电阻上 产生压降引起寄生BJT开启，并建立正反馈， 过大的电流会对芯片造成损坏，解决方案 是增加衬底接触来减小欧姆电阻。 打开桌面上的Xmanager 3 打开Xbrowser 双击对应的服务器（如果看不见点击 ） 用户名student_xx 密码tjicc2011 打开终端(右键点击桌面空白处，然后选择 OpenTerminal) 输入icfb & 放置完器件之 后，选中器件

14、， 按q键也可以 打开器件的参 数设置窗口 连线w 注意衬底！ 创建Cell 插入反相器 添加电源、地、信号源 库analogLib中的： vdc gnd vpulse vpwl 测试电路 vin信号源（vpwl） 修改完电路图后要记得保存 （check and save）！ 仿真库的设定 直流扫描 点击想查看的线， 不要点器件上的 红点。按Esc Set Valid Layers是灰色也可以点 常用层NW dg、ACT dg、TGO dg、 GATE dg、NPLUS dg、PPLUS dg、 M14 dg、M14_TEXT dg。 上面的是PCH3 下面的是NCH3 选中M1层，将两个 M

15、OS管一侧的有源区 连起来。 画方块快捷键r 拉伸快捷键s 移动快捷键m 复制c 切割C（shift+c） 将两个管子的栅连起来 放置M1到GATE的接触孔 快捷键o 放完接触孔之后用一个大的NW框把二者的NW连接起来 P衬底接触 用M1将MOS管 的有源区和衬底 接触连起来 存放运行结果的目录 点击错误序号可以在版 图上高亮显示 修改后再检查，直到没有错误为止 如果有DENSITY、最小M1面积问题暂时不用处 理 添加Lable，与原理图中的Pin要完全吻合 使用M14_TEXT层，可以修改大小和字 体。中心点处（放置后显示+）表示Lable 的位置。 添加所有的Lable 不要忘了vdd和

16、gnd 当版图较大时，做LVS可能会出现很多的错 误，不要伤心，有可能是几个很小的错误 就导致软件报出很多错误，先解决容易的 问题往往会导致报错的大幅减少。 到目前位置，版图工作完成了一个阶段。 但是即使版图没有违反规则，也通过了LVS， 如果画的不合理也会导致系统最后性能的 下降。因此需要进行参数的提取以及后仿。 生成calibreview 格式可以产生类似 schematic的cell， 仿真比较方便，适 合比较小的版图 选择 提取 的参 数 根据提取的 参数生成 calibreview 如果版图很大，那么生成calibreview需要 很长的时间。弹出下面的窗口才代表 calibre生成

17、完毕。 测试电路仍旧使用之 前的inverter_test 创建层级配置cell 使用spectre模板 右键点击 inverter的 viewfound， 选择刚才生成 的calibre_all 改完后记得保 存 通过config打开原理图，不要直接打开 schematic！ 此时选择反相器按shift+e进入下一层应该 提示默认进入calibre_all 接下来的仿真过程和前仿一样，不再讲述。 与非门 开关 D触发器，测试D触发器的建立时间 方案一 方案二 需要三输入与非门 原理图： 插入i、属性q、移动m、复制c、画线w、 线名l、端口p、放大、缩小、聚焦f、下 一层shift+e、上一层ctrl+e 版图： 插入i、属性q、移动m、复制c、方块r、 拉伸s、切割shift+c、端口l、放大 shift+z、缩小ctrl+z、聚焦f、下一层 shift+x、上一层shift+b 世界主流EDA公司：Cadence，Synopsys， Mentor。 Cadence公司和Synopsys公司都提供全套的IC