加法器减法器培训讲学

1、加法器减法器实验二组合逻辑电路实验一加法器实验目的:1. 掌握加法器相关电路的设计和测试方法2.掌握常见加法器集成芯片使用方法实验原理:在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。常见加法器芯片：加减法电路常见芯片74LS183, 74LS283等实验内容:一、实现两个BCD码的加法运算要求：利用74LS283加法器来完成。思考：当两数之和小于或等于9时，相加结果和二进制数相加没有区别，如果大于9时，要如何处理进位。下表为两个8421的二一一十进制数相加应得到的二一一十进制形式的结果:SA4.27二进制抑法a算与二进制加进运算的对照训个：-十逬按-进制和加的结杲按

2、二-十遊制ffl加砲得的结杲制数之利O 2 34 5678I 1 1 I J 1 1 i片C0Su片00000100000000110u010001100100011100110010010100n00010Q0ft0000J10001010n0A110A(I000ft进 制 ffl 加 结 果 相 同010191010一 的结果祢捕6的修止需要対按二进制加法縛到由表可见，将两个二十进制数用二进制加法器相加，则相加结果小于等于9 (1001)时，得到的和SSSS.就是所求的二十进制和。而当相加结果大于等于10 (1010)后，必须将这个结果在另一个二进制加法器加6 (0110)修正，才能得到二

3、十进制的和及相加的进位输出。所以，产生进位输出C02的条件为co： = C0| + 5(3兀 * S*久产生C02的同时，应该在几畀几.上加上6（0110）,得到的4品2$2九和C02就是修正后的结果，电路图如下:X su-B-U1现JsuS 、biy FKjjiS 12R 1XXX4 3 2 1 4 3 7 1 o AtAl -BJ5S5 - G心1曲ia.3MJaC474LS283DU25他4 suw_i SW.2 suw_iAn /Lfi3/TFTMus35 /tni* *w*F，/piS77 2 -s -u -BU驭 g I53 i-f- 82Aei51占GNO7dtS283O-USA

4、U6A -. +7400HT404K . U4BU7A .-pt X y7404N74O7HT400H ： Il 弘 1： Busi lri lXLA1竹USAWQQBP少J /USA.-W 74O4HU5xHT UnaBus2 菇 fcS 三厂TT-TL-TV-TU在信号发生器中输入数据如下:啥 Word GunurotxXWGirControlsDisplayCydeBurstStepSet.-TriggerI Internal External ?HexDecBinaryASCIIT 00000011OBES000000330000005500000077 OOOOOOS80000000

5、000000000=Frequency000000000000000000000000Ready CTrigger C310则结果为:傷 Logic Analyzer-XLAl图中26_I24III :I23_III22 由下往上读数，即为结果的二进制形式，26为进位端，即十位。二、实现两个四位二进制的减法要求：利用74LS283加法器来完成。思考：如何将加法器转换为减法功能。二进制的减法如何实现。在算术运算中，减法可以看做加上这个数的负数来表示，在数字电路中，可以将减去一个数表示成加上这个数的反码。故在设计电路时，可将减数取反，所以电路图为:-Bnsl rTT右ZHSQ4D：:4 : UiD

6、；枝 * * * * * * , 741 swn Bns2U9A023rtsceci2(- Ctvcc I ：:74L5283DVCC5VBti33 8as3U4AZ9,U3740敏14XIe B MCO- C4:74LS283D 74LS3BD20uac -Z4-Bnff4 ： U9b * 74LSS5D035，0000000000000000H旦 fa TrControlsDisplayT 00000052CydeBurstStepSet-TriggerI InternalExternal |-fHexDecBinaryASCII00000098mm00000048000000000000

7、00000000000000000000=Frequency00000000Ready CTrigger C在信号发生器中输入数据如下:畴 Word Generator-XVAGlk Ic3102S则结果为:傷 Logic Analyzer-XLAl_2_l T1 出I Reset t2 勺土Reverse T2hlJ a.ooo s000010.000 s000010.000 sClockClocks/Div |4弓Set.(C) Qualifier 1111俗13tJ1111111VVV111J1(11 11 11 1111a29 VV 1VV11V1(r11111IcTerm 1011111111111111III1(1(1 11 11 111)a23VV111IIIVV1111III(1(1 11 1II俗14III11VIII11V11(1(1 11 11 11 )I(?251 1 11 1 11 1111111;11(1(11 11 1tI I ra26111III 111 1Il(1(111 11 11 1II1rTaraa 15III11111IIIVV1111V1(1 11 11 11IrTerm 16VVV111IIIVV111III(1