数字电子技术教案 第2章 组合逻辑电路

1、数字电子技术数字电子技术 第章第章第章第章第章第章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路 学习要点：学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑器件进行 逻辑设计的方法 加法器、编码器、译码器等中规模集成 电路的逻辑功能和使用方法 第章第章第章第章第章第章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路 .1 组合逻辑电路的组合逻辑电路的 分析与设计方法分析与设计方法 组合电路组合电路：输出仅由输入决定，与电路当前状：输出仅由输入决定，与电路当前状 态无关；电路结构中态无关；电路结构中无无反馈环路（无记忆）反

2、馈环路（无记忆） 组合逻辑电路 i0 i1 in-1 y0 y1 ym-1 输 入 输 出 ),( ),( ),( 11011 11011 11000 nmm n n iiify iiify iiify a b c y & & & 2.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法 逻辑图逻辑图 逻辑表逻辑表 达式达式 1 1 最简与或最简与或 表达式表达式 化简 2 aby 1 bcy 2 cay 3 1 y 2 y 3 y y 2 cabcaby 从输入到输出 逐级写出 acbcabyyyy 321 a b cy 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1

3、 1 1 0 1 1 1 0 0 0 1 0 1 1 1 最简与或最简与或 表达式表达式 3 真值表真值表 cabcaby 3 4 电路的逻电路的逻 辑功能辑功能 当输入a、b、 c中有2个或3 个为1时，输 出y为1，否 则输出y为0。 所以这个电路 实际上是一种 3人表决用的 组合电路：只 要有2票或3票 同意，表决就 通过。 4 y3 1 1 1 1 a b c y y1 y2 1 逻辑图逻辑图 bbacbabyyyy byxy bay cbay 213 3 2 1 逻辑表逻辑表 达式达式 babbabbacbay 最简与或最简与或 表达式表达式 真值表真值表 a b cy 0 0 0

4、0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 a b c y & 用与非门实现用与非门实现 电路的输出y只与输入a、b 有关，而与输入c无关。y和a、 b的逻辑关系为：a、b中只要一 个为0，y=1；a、b全为1时， y=0。所以y和a、b的逻辑关系 为与非运算的关系。 电路的逻辑功能电路的逻辑功能 abbay 真值表真值表 电路功电路功 能描述能描述 2.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法 ：设计一个楼上、楼下开关的控制逻辑电路 来控制楼梯上的路灯，使之在上楼前，用楼下 开关打开电灯，上楼后，用楼上开关关

5、灭电灯； 或者在下楼前，用楼上开关打开电灯，下楼后， 用楼下开关关灭电灯。 设楼上开关为a，楼下开关为b，灯泡为y。并 设a、b闭合时为1，断开时为0；灯亮时y为1， 灯灭时y为0。根据逻辑要求列出真值表。 a by 0 0 0 1 1 0 1 1 0 1 1 0 1 穷举法 1 2 逻辑表达式逻辑表达式 或卡诺图或卡诺图 最简与或最简与或 表达式表达式 化简 3 2 babay 已为最简与 或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图 a b y & & & a b y =1 用与非 门实现babay bay 用异或 门实现 真值表真值表 电路功电路功 能描述能描述 ：用与非门设

6、计一个举重裁判表决电路。设举重 比赛有3个裁判，一个主裁判和两个副裁判。杠铃完 全举上的裁决由每一个裁判按一下自己面前的按钮 来确定。只有当两个或两个以上裁判判明成功，并 且其中有一个为主裁判时，表明成功的灯才亮。 设主裁判为变量a，副裁判分别为b和c；表示 成功与否的灯为y，根据逻辑要求列出真值表。 1 穷举法 1 a b cya b cy 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 2 abccabcbammmy 765 2 逻辑表达式逻辑表达式 ab c00011110 0 1 a b a c y & &

7、 & 3 卡诺图卡诺图 最简与或最简与或 表达式表达式 化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电 路图路图 3 化简 4 1 11 y= ab +ac 5 acaby 6 2.1.3 组合电路中的竞争冒险组合电路中的竞争冒险 1、产生竞争冒险的原因、产生竞争冒险的原因 在组合电路中，当输入信号的状态改变时，输出端可能会出 现不正常的干扰信号，使电路产生错误的输出，这种现象称 为竞争冒险。 产生竞争冒险的原因：主要是门电路的延迟时间产生的。 aa 1 &y1 a a y1 (a) (b) 11 y2 a a y2 (a) (b) 干扰信号 0 1 aay1 2 aay 2、消除竞争冒险的

8、方法、消除竞争冒险的方法 bcbay y 1 ab c00011110 00001 10111 a b c 1 2 3 1 4 & & 有圈相切，则有竞争冒险有圈相切，则有竞争冒险 acbcbay 增加冗余项，增加冗余项， 消除竞争冒险消除竞争冒险 y 1 a b c 1 2 5 3 4 1 & & & 本节小结 组合电路的特点：在任何时刻的输出只取决于当组合电路的特点：在任何时刻的输出只取决于当 时的输入信号，而与电路原来所处的状态无关。实现时的输入信号，而与电路原来所处的状态无关。实现 组合电路的基础是逻辑代数和门电路。组合电路的基础是逻辑代数和门电路。 组合电路的逻辑功能可用逻辑图、真值

9、表、逻辑组合电路的逻辑功能可用逻辑图、真值表、逻辑 表达式、卡诺图和波形图等表达式、卡诺图和波形图等5种方法来描述，它们在本种方法来描述，它们在本 质上是相通的，可以互相转换。质上是相通的，可以互相转换。 组合电路的设计步骤：逻辑图组合电路的设计步骤：逻辑图写出逻辑表达式写出逻辑表达式 逻辑表达式化简逻辑表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。 组合电路的设计步骤：列出真值表组合电路的设计步骤：列出真值表写出逻辑表写出逻辑表 达式或画出卡诺图达式或画出卡诺图逻辑表达式化简和变换逻辑表达式化简和变换画出逻画出逻 辑图。辑图。 在许多情况下，如果用中、大规模集成电路来实现在许多情

10、况下，如果用中、大规模集成电路来实现 组合函数，可以取得事半功倍的效果。组合函数，可以取得事半功倍的效果。 .2 加法器加法器 1、半加器、半加器 2.2.1 半加器和全加器半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器。 半加器真值表 ai bisi ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 iii iiiiiii bac bababas =1 & ai bi si ci ai bi si ci co 半加器符号 半加器电路图 加数 本位 的和 向高 位的 进位 1、全加器、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，

11、即相当 于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 ai bi ci-1si ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 aibi ci-100011110 00101 11010 si的卡诺图 aibi ci-100011110 00010 10111 ci的卡诺图 17421 iiii cbammmms iiiii iii bacba bammc 1 53 )( ai、bi：加数， ci-1：低位 来的进位，si：本位的和， ci：向高位的进位。 iii

12、ii iiiiiiiiiiiiiiiii bacba bacbababacbacbabammc 1 11153 )( )( 全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号 =1 & & ai bi ci-1 si ci (a) 逻辑图 (c) 国标符号 ai bi ci-1 si ci ai bi ci-1 si ci (b) 曾用符号 ci co & fa=1 1 111111 11117421 )()()()( iii iiiiiiiiiiiiiiii iiiiiiiiiiiii cba cbacbacbcbacbcba cbacbacbacbammmms 11 iiiiiii cbca

13、bac 用与门和或门实现用与门和或门实现 1111 iiiiiiiiiiiii cbacbacbacbas si ci 111 ai bi ci-1 & & 用与或非门实现用与或非门实现 aibi ci-100011110 00101 11010 si的卡诺图 aibi ci-100011110 00010 10111 ci的卡诺图 1111 iiiiiiiiiiiii cbacbacbacbas 11 iiiiiii cbcabac 先求si和ci。为此，合并值为0的最小项。 再取反，得： 1111 iiiiiiiiiiiiii cbacbacbacbass 11 iiiiiiii cbca

14、bacc ci si & 1 & 1 ai bi ci-1 1 1 1 1111 iiiiiiiiiiiii cbacbacbacbas 11 iiiiiii cbcabac 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器、串行进位加法器 2.2.2 加法器加法器 ：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。 c3 s3 c2 s2 c1 s1 c0 s0 c0-1 a3 b3 a2 b2 a1 b1 a0 b0 co co coco cicicici ：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器）、并行进位

15、加法器（超前进位加法器） iii bag iii bap进位生成项进位生成项进位传递条件进位传递条件 11 )( iiiiiiiii cpgcbabac进位表达式进位表达式 10012301231232332333 233 100120121221222 122 10010110111 011 10000 1000 cppppgpppgppgpgcpgc cps cpppgppgpgcpgc cps cppgpgcpgc cps cpgc cps 11 iiiiii cpcbas和表达式和表达式 4位超前进位加位超前进位加 法器递推公式法器递推公式 s0 s1 s2 s3 c3 c0-1 a0

16、 b0 a1 b1 a2 b2 a3 b3 =1 & & 1 p0 g0 p1 g1 p2 g2 p3 g3 1 1 =1 & & & & =1 & & & c0 c1 c2 1 & & =1 =1 =1 =1 & =1 & & 16 15 14 13 12 11 10 9 74ls283 1 2 3 4 5 6 7 8 vcc b2 a2 s2 b3 a3 s3 c3 ttl 加法器 74ls283 引脚图 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 vddb3c3 s3 s2 s1 s0 c0-1 cmos加法器 4008 引脚图 a3 b2 a

17、2 b1 a1 b0 a0 vsss1 b1 a1 s0 b0 a0 c0-1 gnd a15a12 b15b12 a11a8 b11b8 a7a4 b7b4 a3a0 b3b0 s15s14s13s12 s11s10s9 s8 s7 s6 s5 s4 s3 s2 s1 s0 4 位加法器4 位加法器4 位加法器4 位加法器 c15 c11 c7 c3 c0-1 加法器的级连加法器的级连 集成二进制集成二进制4位位 超前进位加法器超前进位加法器 2.2.2 加法器的应用加法器的应用 1、8421 bcd码转换为余码转换为余3码码 bcd 码 0 0 1 1 余 3 码 s3 s2 s1 s0

18、c3 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 s3 s2 s1 s0 c3 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 =1=1=1=1 被加数/被减数加数/减数加减控制 bcd码码+0011=余余3码码 2、二进制并行加法、二进制并行加法/减法器减法器 c0-10时，时，b 0=b，电路，电路 执行执行a+b运算；当运算；当c0-11 时，时，b 1=b，电路执行，电路执行a b=a+b运算。运算。 3、二、二-十进制加法器十进制加法器 c & 进位 输出 被加数加数 “0” 1 & & 8421 bcd 输出 s3 s2 s1 s0 c3 4 位二进制加法器

19、 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 s3 s2 s1 s0 c3 4 位二进制加法器 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 进位输入 13233 sssscc修正条件修正条件 本节小结 能对两个能对两个1位二进制数进行相加而求得和及进位的位二进制数进行相加而求得和及进位的 逻辑电路称为半加器。逻辑电路称为半加器。 能对两个能对两个1位二进制数进行相加并考虑低位来的进位二进制数进行相加并考虑低位来的进 位，即相当于位，即相当于3 3个个1位二进制数的相加，求得和及进位二进制数的相加，求得和及进 位的逻辑电路称为全加器。位的逻辑电路称为全加器。 实现多位

20、二进制数相加的电路称为加法器。按照实现多位二进制数相加的电路称为加法器。按照 进位方式的不同，加法器分为串行进位加法器和超进位方式的不同，加法器分为串行进位加法器和超 前进位加法器两种。串行进位加法器电路简单、但前进位加法器两种。串行进位加法器电路简单、但 速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用加法器除用来实现两个二进制数相加外，还可用 来设计代码转换电路、二进制减法器和十进制加法来设计代码转换电路、二进制减法器和十进制加法 器等。器等。 .3 数值比较器数值比较器 用来完成两个二进制数的大小比较

21、的逻辑电路称 为数值比较器，简称比较器。 2.3.1 1位数值比较器位数值比较器 设ab时l11；ab时l21；ab时l31。 得1位数值比较器的真值表。 a bl1(ab) l2(ab) l3(a=b) l2(ab ab ab3 a3b2 a2b1 a1b0 a0b、ab ab) l2(ab) l3(a=b) 1 1 1 & 1 11 1 11 1 1 11 & 1 & 逻辑图逻辑图 2.3.3 比较器的级联比较器的级联 16 15 14 1 3 12 11 10 9 74ls85 1 2 3 4 5 6 7 8 vcc a3 b2 a2 a1 b1 a0 b0 b3 ab ab a=b a

22、b ab ab ab ab ab ab ab ab ab ab ab、 ab ab ab ab ab ab ab ab ab ab必须预先 预置为0 ，最低4位的级联输入端ab ab ab ab ab ab ab ab ab ab ab a=b 本节小结 在各种数字系统尤其是在计算机中，经在各种数字系统尤其是在计算机中，经 常需要对两个二进制数进行大小判别，然常需要对两个二进制数进行大小判别，然 后根据判别结果转向执行某种操作。用来后根据判别结果转向执行某种操作。用来 完成两个二进制数的大小比较的逻辑电路完成两个二进制数的大小比较的逻辑电路 称为数值比较器，简称比较器。在数字电称为数值比较器，

23、简称比较器。在数字电 路中，数值比较器的输入是要进行比较的路中，数值比较器的输入是要进行比较的 两个二进制数，输出是比较的结果。两个二进制数，输出是比较的结果。 利用集成数值比较器的级联输入端，很利用集成数值比较器的级联输入端，很 容易构成更多位数的数值比较器。数值比容易构成更多位数的数值比较器。数值比 较器的扩展方式有串联和并联两种。扩展较器的扩展方式有串联和并联两种。扩展 时需注意时需注意ttl电路与电路与cmos电路在连接方电路在连接方 式上的区别。式上的区别。 .4 编码器编码器 实现编码操作的电路称为编码器。 输入 输 出 y2 y1 y0 i0 i1 i2 i3 i4 i5 i6

24、i7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 0 0 1 1 1 2.4.1 二进制编码器二进制编码器 1、3位二进制编码器位二进制编码器 输输入入8个互斥的信号个互斥的信号 输输出出3位二进制代码位二进制代码 真真 值值 表表 7531 75310 7632 76321 7654 76542 iiiiiiiiy iiiiiiiiy iiiiiiiiy i7i6i5i4 i3i2 i1 i0 y2 y1 y0 i7i6i5i4 i3i2 i1 i0 y2 y1 y0 (a) 由或门构成(b) 由与非门构成 111& 逻逻 辑辑 表表 达达 式式 逻辑图逻辑图

25、 2、3位二进制优先编码器位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单 方面排斥的特性。 输 入 i7 i6 i5 i4 i3 i2 i1 i0 输 出 y2 y1 y0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 设i7的优先级别最高，i6次之，依此类推，i0最低。 真真 值值 表表 1246346567 12345673456756770 24534567 234567

26、345676771 4567 45675676772 iiiiiiiiii iiiiiiiiiiiiiiiiy iiiiiiii iiiiiiiiiiiiiiy iiii iiiiiiiiiiy 逻辑表达式逻辑表达式 逻辑图逻辑图 11 11 11 & 1 & y2 y1 y0 i7 i6 i5 i4 i3 i2 i1 i0 8 线线 -3 线线 优优 先先 编编 码码 器器 如果要求输出、输入均为反变量，则只要在图中 的每一个输出端和输入端都加上反相器就可以了。 2、集成、集成3位二进制优先编码器位二进制优先编码器 vcc ys yex i3 i2 i1 i0 y0 i4 i5 i6 i7

27、st y2 y1 gnd 16 15 14 13 12 11 10 9 74ls148 1 2 3 4 5 6 7 8 y2 y1 y0 ys yex st i7 i6 i5 i4 i3 i2 i1 i0 6 7 9 15 14 74ls148 5 4 3 2 1 13 12 11 10 (a) 引脚排列图(b) 逻辑功能示意图 st为使能输入端，低电平有效。ys为使能输出端，通常接至低 位芯片的端。ys和st配合可以实现多级编码器之间的优先级别 的控制。yex为扩展输出端，是控制标志。 yex 0表示是编 码输出； yex 1表示不是编码输出。 集成集成3 3位二进制优先编码器位二进制优先编

28、码器7474ls148ls148 输 入输 出 st 01234567 iiiiiiii 012 yyy ex y s y 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 集成集成3 3位二进制优先编码器位二进制优先编码器74ls1

29、4874ls148的真值表的真值表 输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 y0 y1 y2 y3 yex y0 y1 y2 yex ys 低位片 st i0 i1 i2 i3 i4 i5 i6 i7 y0 y1 y2 yex ys 高位片 st i0 i1 i2 i3 i4 i5 i6 i7 i0 i1 i2 i3 i4 i5 i6 i7 i8 i9 i10 i11 i12 i13 i14 i15 & 集成集成3 3位二进制优先编码器位二进制优先编码器74ls14874ls148的级联的级联 16线线-4线优先编码器线优先编码

30、器 优先级别从 015 ii递降 输 入 i 输 出 y3 y2 y1 y0 0(i0) 1(i1) 2(i2) 3(i3) 4(i4) 5(i5) 6(i6) 7(i7) 8(i8) 9(i9) 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 2.4.2 二二-十进制编码器十进制编码器 1、8421 bcd码编码器码编码器 输输入入10个互斥的数码个互斥的数码 输输出出4位二进制代码位二进制代码 真真 值值 表表 97531 975310 7632 76321 7654 76542

31、 98 983 iiiii iiiiiy iiii iiiiy iiii iiiiy ii iiy 逻辑表达式逻辑表达式 i9 i8 i7i6i5i4 i3i2 i1 i0 y3 y2 y1 y0 (a) 由或门构成 1111 i9 i8 i7i6i5i4 i3i2 i1 i0 (b) 由与非门构成 y3 y2 y1 y0 & 逻辑图逻辑图 i9 i8 i7 i6 i5 i4 i3 i2 i1 i0y3 y2 y1 y0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0

32、 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 2、8421 bcd码优先编码器码优先编码器 真值表真值表 优先级别从 i9至 i0递降 逻辑表达式逻辑表达式 124683468568789 12345678934567895678978990 2458934589689789 23456789345678967897891 489589689789 4567895678967897892 898993 iiiiiiiiiiiiiii i

33、iiiiiiiiiiiiiiiiiiiiiiiiy iiiiiiiiiiiiiiii iiiiiiiiiiiiiiiiiiiiiiy iiiiiiiiiiii iiiiiiiiiiiiiiiiiiy iiiiiy 逻辑图逻辑图 11111111 i9 i8 i7 i6 i5 i4 i3 i2 i1 i0 y3 y2 y1 y0 1 & 1 & 1 & 1 在每一个输入端和输出端都加上反相器，便可得到 输入和输出均为反变量的 8421 bcd 码优先编码器。 10线-4线优先编码器 16 15 14 13 12 11 10 9 74ls147 1 2 3 4 5 6 7 8 vcc nc y3

34、i3 i2 i1 i9 y0 i4 i5 i6 i7 i8 y2 y1 gnd 3、集成、集成10线线-4线优先编码器线优先编码器 输入端和输出端都是低电平有效 本节小结 用二进制代码表示特定对象的过程用二进制代码表示特定对象的过程 称为编码；实现编码操作的电路称为称为编码；实现编码操作的电路称为 编码器。编码器。 编码器分二进制编码器和十进制编编码器分二进制编码器和十进制编 码器，各种译码器的工作原理类似，码器，各种译码器的工作原理类似， 设计方法也相同。集成二进制编码器设计方法也相同。集成二进制编码器 和集成十进制编码器均采用优先编码和集成十进制编码器均采用优先编码 方案。方案。 .5 译

35、码器译码器 译码器就是把一种代码转换为另一种代码的电路。 把代码状态的特定含义翻译出来的过程称为译码，实 现译码操作的电路称为译码器。 2.5.1 二进制译码器二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个， 且对应于输入代码的每一种状态，2n个输出中只有一 个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又 称为变量译码器。 1、3位二进制译码器位二进制译码器 a2 a1 a0y0 y1 y2 y3 y4 y5 y6 y7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 0

36、0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 真值表真值表 输输入入：3位二进制代码位二进制代码 输输出出：8个互斥的信号个互斥的信号 0127 0126 0125 0124 0123 0122 0121 0120 aaay aaay aaay aaay aaay aaay aaay aaay & 111 a2 a1 a0 y7 y6 y5 y4 y3 y2 y1 y0 逻辑表达式逻辑表达式逻辑图逻辑图 电路特

37、点电路特点：与门组成的阵列：与门组成的阵列 3 线-8 线译码器 2、集成二进制译码器、集成二进制译码器74ls138 16 15 14 13 12 11 10 9 74ls138 1 2 3 4 5 6 7 8 vcc y0 y1 y2 y3 y4 y5 y6 a0 a1 a2 g2a g2b g1 y7 gnd 74ls138 y0 y1 y2 y3 y4 y5 y6y7 a0 a1 a2 g2a g2b g1 y0 y1 y2 y3 y4 y5 y6y7 a0 a1 a2 stb stc sta (a) 引脚排列图(b) 逻辑功能示意图 a2、a1、a0为二进制译码输入端， 为译码输出端

38、（低电平 有效），g1、 、为选通控制端。当g11、 时， 译码器处于工作状态；当g10、时，译码器处于 禁止状态。 07 yy a g2 b g2 0 22 ba gg 1 22 ba gg 真值表真值表 输 入 使 能选 择 输 出 g1 2 g a2 a1 a001234567 yyyyyyyy 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1

39、1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效 ba ggg 222 y 0 y 1 y 2 y 3 y 4 y 5 y 6 y 7 y8 y9 y10y11 y12 y13 y14 y15 使能 译码输出 a0a1a2 a3 “1” 译码输入 a0a1a2 sta stb stc 低位片 y0 y1 y2 y3 y4 y5 y6 y7 a0a1a2 sta stb stc 高位片

40、y0 y1 y2 y3 y4 y5 y6 y7 3、74ls138的级联的级联 4 线-16 线译码器 二-十进制译码器的输入是十进制数的4 位二进制编码（bcd码），分别用a3、a2、 a1、a0表示；输出的是与10个十进制数字相 对应的10个信号，用y9y0表示。由于二-十 进制译码器有4根输入线，10根输出线，所 以又称为4线-10线译码器。 2.5.2 二二-十进制译码器十进制译码器 1、8421 bcd码译码器码译码器 把二-十进制代码翻译成10个十进制数 字信号的电路，称为二-十进制译码器。 a3 a2 a1 a0y9 y8 y7 y6 y5 y4 y3 y2 y1 y0 0 0

41、0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 真值表真值表 0123901238 012370

42、12360123501234 01233012320123101230 aaaa yaaaay aaaa yaaaayaaaa yaaaay aaaa yaaaayaaaa yaaaay a0 a1 a2 a3 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 1111 & 逻辑表达式逻辑表达式 逻辑图逻辑图 采用完全译码方案 a0 a1 a2 a3 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 1111 & 将与门换成与非门，则输出 为反变量，即为低电平有效。 、集成、集成8421 bcd码码 译码器译码器74ls42 16 15 14 13 12 11 10 9 7

43、4ls42 1 2 3 4 5 6 7 8 vcc a0 a1 a2 a3 y9 y8 y7 y0 y1 y2 y3 y4 y5 y6 gnd 74ls42 a0 a1 a2 a3 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 a0 a1 a2 a3 (a) 引脚排列图(b) 逻辑功能示意图 输出为反变量，即为低电平有效， 并且采用完全译码方案。 a b c d e f g h a b c d a f b e f g h g e c d (a) 外形图(b) 共阴极(c) 共阳极 +vcc a b c d e f g h

44、 2.5.3 显示译码器显示译码器 1、数码显示器、数码显示器 用来驱动各种显示器件，从而将用二进制代码表示 的数字、文字、符号翻译成人们习惯的形式直观地显示 出来的电路，称为显示译码器。 b=c=f=g=1， a=d=e=0时时 c=d=e=f=g=1， a=b=0时时 共阴极共阴极 2、显示译码器、显示译码器 真值表仅适用于共阴极真值表仅适用于共阴极led 真值表真值表 a3a2 a1a000011110 00101 01011 1111 1010 0201023 aaaaaaaa a的卡诺图的卡诺图 a3a2 a1a000011110 00111 01101 1111 1010 b的卡诺

45、图的卡诺图 a3a2 a1a000011110 00111 01111 1111 1001 c的卡诺图的卡诺图 01012 aaaaab 012 aaac a3a2 a1a000011110 00101 01010 1110 1011 d的卡诺图的卡诺图 a3a2 a1a000011110 00101 01000 1100 1011 e的卡诺图的卡诺图 012120102 aaaaaaaaad 0102 aaaae a3a2 a1a000011110 00111 01011 1100 1001 f的卡诺图的卡诺图 a3a2 a1a000011110 00011 01011 1110 1011

46、g的卡诺图的卡诺图 0212013 aaaaaaaf 1212013 aaaaaaag 逻辑表达式逻辑表达式 1212013 0212013 0102 012120102 012 01012 0201023 aaaaaaag aaaaaaaf aaaae aaaaaaaaad aaac aaaaab aaaaaaaa 逻辑图逻辑图 a b c d e f g a3 a2 a1 a0 1111 & & 2、集成显示译码器、集成显示译码器 74ls48 16 15 14 13 12 11 10 9 74ls48 1 2 3 4 5 6 7 8 vcc f g a b c d e a1 a2 lt

47、bi/rbo rbi a3 a0 gnd 引脚排列图引脚排列图 输 入输 出功 能 或 十 进 制 数 lt rbia 3 a2 a1 a0 rbobi /a b c d e f g rbobi / (灭 灯 ) lt (试 灯 ) rbi (动 态 灭 零 ) 0 1 0 0 0 0 0 0(输 入 ) 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0

48、1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1

49、0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 功功 能能 表表 由真值表可以看出，为了增强器件的功能，在 74ls48 中还设置了 一些辅助端。这些辅助端的功能如下： （1）试灯输入端lt：低电平有效。当lt0 时，数码管的七段 应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。 （2）动态灭零输入端rbi：低电平有效。当lt1、rbi 0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输 入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0。如数据 0034.50 可显示为 34.5。 （3）

50、灭灯输入/动态灭零输出端rbobi /：这是一个特殊的端 钮，有时用作输入，有时用作输出。当rbobi /作为输入使用，且 rbobi /0 时，数码管七段全灭，与译码输入无关。当rbobi /作 为输出使用时，受控于lt和rbi：当lt1 且rbi0 时， rbobi /0；其它情况下rbobi /1。本端钮主要用于显示多位 数字时，多个译码器之间的连接。 辅助端功能辅助端功能 76531 74211 )7 , 6 , 5 , 3(),( )7 , 4 , 2 , 1 (),( mmmmmcbac mmmmmcbas iiii iiii 2.5.4 译码器的应用译码器的应用 1、用二进制译码

51、器实现逻辑函数、用二进制译码器实现逻辑函数 & & ai bi ci-1 1 si ci a0 y0 a1 y1 a2 y2 y3 y4 sta y5 stb y6 stc y7 74ls138 画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。 写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。 2、用二进制译码器实现码制变换、用二进制译码器实现码制变换 y0 a0y1 y2 a1y3 y4 a2y5 y6 a3 y7 y8 y9 y10 y11 y12 y13 y14 y15 十十 进进 制制 码

52、码 8 4 2 1 码码 y0 a0y1 y2 a1y3 y4 a2y5 y6 a3 y7 y8 y9 y10 y11 y12 y13 y14 y15 十十 进进 制制 码码 余余 3 码码 y0 a0y1 y2 a1y3 y4 a2y5 y6 a3 y7 y8 y9 y10 y11 y12 y13 y14 y15 十十 进进 制制 码码 2 4 2 1 码码 1 0 0 0 0 0 0 0 0 1 0 0 1 小 数 点 0 0 1 1 0 1 1 1 0 0 0 0 lt rbi rbo a 3a2a1a0 lt rbi rbo a 3a2a1a0 lt rbo rbi a 3a2a1a0

53、 lt rbo rbi a 3a2a1a0 lt rbo rbi a 3a2a1a0 lt rbi rbo a 3a2a1a0 3、数码显示电路的动态灭零、数码显示电路的动态灭零 整数部分：高位的rbobi /与低位的rbi相连 小数部分：低位的rbobi /与高位的rbi相连 本节小结 把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译 码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译 码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。 译码器分二进制译码器、十进制译码器及字符译码器分二进制译

54、码器、十进制译码器及字符 显示译码器，各种译码器的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计 方法也相同。方法也相同。 二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项， 而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和的形 式，所以，由二进制译码器加上或门即可实现任式，所以，由二进制译码器加上或门即可实现任 何组合逻辑函数。此外，用何组合逻辑函数。此外，用4 4线线-16-16线译码器还可线译码器还可 实现实现bcdbcd码到十进制码的变换。码到十进制码的变换。 .6 数据选择器数据选择器 2.6.1 4选选1数

55、据选择器数据选择器 输 入 d a1 a0 输 出 y d0 0 0 d1 0 1 d2 1 0 d3 1 1 d0 d1 d2 d3 3 0 013012011010 i iim daadaadaadaady 真值表真值表 逻辑表达式逻辑表达式 地地 址址 变变 量量 输输 入入 数数 据据 由地址码决 定从路输 入中选择哪 路输出。 逻辑图逻辑图 11 11 d0 d 1 d2 d3 a1 a0 & 1 y 2.6.2 集成数据选择器集成数据选择器 16 15 14 13 12 11 10 9 74ls153 1 2 3 4 5 6 7 8 vcc 2s a0 2d3 2d2 2d1 2d

56、0 2y 1s a1 1d3 1d2 1d1 1d0 1y gnd 集成双集成双4选选1数据选择器数据选择器74ls153 输 入输 出 s d a1 a0 y 1 0 d 0 0 0 0 d 1 0 1 0 d 2 1 0 0 d 3 1 1 0 d 0 d 1 d 2 d 3 选通控制端选通控制端s为低电平有效，即为低电平有效，即s=0时芯片被选时芯片被选 中，处于工作状态；中，处于工作状态；s=1时芯片被禁止，时芯片被禁止，y0。 集成集成8选选1数数 据选择器据选择器 74ls151 16 15 14 13 12 11 10 9 74ls151 1 2 3 4 5 6 7 8 vcc

57、d4 d5 d6 d7 a0 a1 a2 d3 d2 d1 d0 y y s gnd 7 0 012701210120 i iim daaadaaadaaady 7 0 012701210120 i iim daaadaaadaaady s0 时 s1 时，选择器被禁止，无论地址码是什么，y 总是等于 0 输 入输 出 d a2 a1 a0 sy y 1 d0 0 0 0 0 d1 0 0 1 0 d2 0 1 0 0 d3 0 1 1 0 d4 1 0 0 0 d5 1 0 1 0 d6 1 1 0 0 d7 1 1 1 0 0 1 d0 0d d1 1 d d2 2 d d3 3 d d4

58、 4 d d5 5 d d6 6 d d7 7 d 7 4 l s 1 5 1 的的 真真 值值 表表 y y 74ls151(2) d7 d0 a2a1a0 en y y 74ls151(1) d7 d0 a2a1a0 en 1 1 d15 d8 d7 d0a3a2a1a0 s2 s1 y2y1 y y2y1 数据选择器的扩展数据选择器的扩展 a30 时， 1 s0、 2 s1，片(2)禁止、片(1)工作 a31时， 1 s1、 2 s0，片(1)禁止、片(2)工作 2.6.2 用数据选择器实现逻辑函数用数据选择器实现逻辑函数 基本原理基本原理 数据选择器的主要特点： 12 0 n i ii

59、m dy （1）具有标准与或表达式的形式。即： （2）提供了地址变量的全部最小项。 （3）一般情况下，di可以当作一个变量处理。 因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。 基本步骤基本步骤 确定数据选择器确定数据选择器 确定地址变量确定地址变量 2 1 abcbacbal n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n1个变 量的函数。 3个变量，选用4 选1数据选择器。 a1=a、a0=b 逻辑函数逻辑函数 1 选用选用74ls153 2 74ls153有两个 地

60、址变量。 求求di 3 （1）公式法）公式法 函数的标准与或表达式： 10 3210 mmcmcm abcbacbal 4选1数据选择器输出信号的表达式： 33221100 dmdmdmdmy 比较l和y，得： 10 3210 ddcdcd、 3 画连线图画连线图 4 c c 0 1 a b 0 y 74ls153 d0 d1 d2 d3 a1 a0 st l 2 1 4 求求di的的 方法方法 （2）真值表法）真值表法 mia b cl m0 0 0 0 0 0 1 0 1 m1 0 1 0 0 1 1 1 0 m2 1 0 0 1 0 1 0 0 m3 1 1 0 1 1 1 1 1 c=