EDA课程设计 16路数显报警器

1、目 录 摘要：1 引言:2 一、题目分析与设计:3 二、Verilog HDL程序设计:6 三、波形仿真图:10 四、管脚锁定：13心得体会:15参考文献:16摘 要现代生活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电子表、智能仪器表及其它很多领域中，它给我们带来的不仅是工作上的方便，而且也给我们的生活娱乐添滋加彩。这次EDA课程设计中，我做的是路数显示报警器，基于设计要求，本文主要是VHDL语言着手。首先简单介绍一下EDA、VHDL等的有关知识，其次介绍了一下设计要求和我的设计构想，再运用VHDL语言特点，写出程序代码，最后是一些心得体会、报警器的原理结构图和用MAX+PLUS

2、II软件仿真的结果部分图附录等部分。引 言数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。1 EDA简介EDA（Electronics Design Automation）技术是随着集成电路和计算机技术的飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助工程（CAE），电子系统设计自动化（ESDA）3个阶段。前两个阶段的EDA产品都只是个别

3、或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。EDA关键技术之一就是采用硬件描述语言对硬件电路进行描述，且具有系统级仿真和综合能力。目前应用比较广泛的硬件描述语言就是Verilog HDL。2 Verilog HDL简介Verilog HDL和VHDL一样，是目前大规模集成电路设计中最具代表性、使用最广泛的硬件描述语言之一。Verilog HDL具有如下特点：（1） 能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。

4、（2）能够在每个抽象层次的描述上对设计进行仿真验证，及时发现及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。（3）由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如国有C语言的编程基础经验，只需很短的时间就能学会和掌握Verilog HDL，因此，Verilog HDL可以作为学习HDL设计方法的入门和基础。第一章1 设计要求（1）设计16路数显报警器，16路中某一断开时（可用高低电平表示断开和接通），用十进制数显示该路编号，并发出声音信号；（2）报警时间持续10秒；（3）当多路报警时，具有优先级，并降低优先级的报警存储，处理完成（手动拨为0）高优先级报警

5、后，再处理之。（4）在动态数码管上显示路数；（5）用16个拨码开关控制16路；（6）用蜂鸣器发出蜂鸣。2 设计方案本设计是一个具有优先级的定时报警系统。整个系统由三部分构成：信号输入模块，报警器模块，动态LED显示模块。信号输入模块对输入信号作出响应，输出此时优先级最高的断开路线号，该路线号经过7段译码后送入数码管显示输出。同时控制模块还输出错误信号，报警器在收到错误信号后产生一个长为10秒的脉冲，驱动后续的扬声器电路发出警报。连续发生的错误并不会导致报警时间延长，只有当所有故障被排除后，报警器模块才会复位。同时2位数码管显示的总是此时优先级最高的断开路线号，如果无故障发生，数码管显示00。下

6、图是整个电路的设计原理图。3 模块介绍（1） 信号输入模块 此模块共有16个拨码开关作为输入信号，用S1S16表示，当开关无输入时，都处于低电平状态，当有一路断开时，会产生一个WARNING的输出信号，并使其值为一，以作为报警器模块的高电平鉴别信号。同时，当开关有输入时，会产生一个六位的二进制输出信号num，此信号表示动作的开关序号，它是作为动态显示模块的输入信号。原理结构图如下： （2） 报警模块 报警模块共有两个输入信号WARNING和CLK，一个输出信号ALARM。当从信号输入模块检测到有开关输入时，WARNING信号已置1，CLK上升沿到来时，有程序将ALARM置1，蜂鸣器发出报警信号

7、，并且进入一个10秒的循环周期，时间到达后，跳出循环，蜂鸣器停止报警。原理结构图如下： （3） 数码管显示模块 这个模块有两个输入信号和两个输出信号。其中一个是信号输入模块的输出num作为输入，设为N【4:0】，另外一个是时钟输入端，作为扫描数码管的频率信号，采用1024HZ的中高频信号。输出信号为SS0、SS1、SS2，是动态数码管的片选段，当其为111时选中7管，为110时，选中6管。另外一个输出为O，显示动作开关的序号。时钟信号交替的选中6、7两个管子，从而实现数码显示的功能。原理结构图如下： （4） 顶层模块 顶层模块的作用是将各个模块组合到一起，从而实现最终的功能。其输入即为各个模块

8、的输入，两个时钟信号，还有16个拨码开关的输入，其输出为数码管显示和报警器。原理结构图如下： 第二章Verilog HDL设计源程序为：（1） 信号输入模块module input_unit(s,warning,num); input 15:0s; output warning; output6:0 num; reg warning; reg6:0 num; always(s)begin if(s=4h0000) begin warning=0; num=b0010000; end elsebegin warning=1; if(s0=1)num=b0000000; else if(s1=1)

9、num=b0000001; else if(s2=1)num=b0000010; else if(s3=1)num=b0000011; else if(s4=1)num=b0000100; else if(s5=1)num=b0000101; else if(s6=1)num=b0000110; else if(s7=1)num=b0000111; else if(s8=1)num=b0001000; else if(s9=1)num=b0001001; else if(s10=1)num=b0001010; else if(s11=1)num=b0001011; else if(s12=1)

10、num=b0001100; else if(s13=1)num=b0001101; else if(s14=1)num=b0001110; else if(s15=1)num=b0001111; end endendmodule(2) 报警模块 module speaker(clk,warning,alarm); input clk,warning; output alarm; reg alarm; reg 3:0 t; always(posedge clk) if(warning) begin if(t4b1010) begin alarm=1; t=t+1; end else begin

11、alarm=0; t=4b0000; end end else begin t=4b0000; alarmchip=top;Output Pin=189CLKHchip=top;Input Pin=187clk1schip=top;Input Pin=179Q0chip=top;Output Pin=177Q1chip=top;Output Pin=176Q2chip=top;Output Pin=175Q3chip=top;Output Pin=174Q4chip=top;Output Pin=173Q5chip=top;Output Pin=75Q6chip=top;Output Pin=

12、83s0chip=top;Input Pin=198s1chip=top;Input Pin=197s2chip=top;Input Pin=196s3chip=top;Input Pin=195s4chip=top; Input Pin=193S5chip=top;Input Pin=192s6chip=top;Input Pin=191s7chip=top;Input Pin=190s8chip=top;Input Pin=39s19chip=top;Input Pin=40s10chip=top;Input Pin=41s11chip=atop;Input Pin=44s12chip=top;Input Pin=45s13chip=top;Input Pin=46s14chip=top;Input Pin=47s15chip=top;Input Pin=53SS0chip=top;Output Pin=85SS1chip=top;Output Pin=86SS2chip=top;Output Pin=87引线说明：前八个拨码开关使用数字开关组B，需外接引线，后八个拨码开关采用数字开关组A，其已经进行内锁，无需外部接线。两个脉冲信号需外接频率组模块，一个使