数字逻辑与数字系统设计习题参考答案

1、数字逻辑与数字系统设计习题参考答案 数字逻辑与数字系统设计 第1章 习题解答 1.3 (1)86 (2)219 (3)106.25 (4)0.6875 (4)0.101 1.4 (1)101111 (2)1001000 (3)100001l.11 1.5 (1)(117)10=(165)8=(1110101)2=(75)16 (2)(3452)10=(6574)8=(110101111100)2=(d7c)16 (3)(23768.6875)10=(56330.54)8=(101110011011000.1011)2=(5cd8.b)16 (4)(0.625)10=(0.5)8=(0.101)

2、2=(0.a)16 1.6 (1)(117)8=(1001111)2=(79)10 (2)(7456)8=(111100101110)2=(3886)10 (3)(23765.64)8=(10 0111 1111 0101.1101)2=(10229.8125)10 (4)(0.746)8=(0.11111)2=(0.96875)10 1.7 (1) (9a)16=(10011010)2=(154)10 (2) (3cf6)16=(11110011110110)2=(15606)10 (3) (7ffe.6)16=(111111111111110.011)2=(32766.375)10 (4)

3、 (0.c4)16=(0.110001)2=(0.765625)10 1-8 (1)(125)10=(000100100101)8421bcd (2)(7342)10=(0111001101000010)8421bcd (3)(2018.49)10=(0010000000011000.01001001)8421bcd (4)(0.785)10=(0.011110000101)8421bcd 1.9 (1)(106)10=(1101010)2 原码=反码=补码=01101010 (2)(-98)10=(-1100010)2 原码=11100010 反码=10011101 补码=11100011

4、(3)(-123)10=(-1111011)2 原码=11111011 反码=10000101 补码=11111011 (4)(-0.8125)10=(-0.1101)2 原码=1.1101000 反码=1.0010111 补码=1.0011000 1.10 (1)(104)10=(1101000)2 1101000补=01101000 (-97)10=(-1100001)2 -1100001补=10011111 01101000 + 10011111 00000111 10000011 + 01001111 11010010 104-97补=01101000+10011111=0000011

5、1, 104-97=(00000111)2=7 (2) (-125)10=(-1111101)2 (79)10=(01001111)2 -1111101补=10000011 01001111补=01001111 01111000 -125+79补=10000011+01001111=11010010，-125+79=(-0101110)2=-46 (3) (120)10=(1111000)2 01111000补=01111000 (-67)10=(-1000011)2 -1000011补=10111101 120-67补=10000011+01001111=00110101，-125+79=(

6、00110101)2=53 (4) (-87)10=(-1010111)2 -1010111补=10101001 (12)10=(1100)2 1100补=00001100 -87+12补=10101001+00001100=10110101，-125+79=(-1001011)2=-75 + 10111101 00110101 10101001 + 00001100 10110101 第2章 习题解答 2.3 解：根据逻辑图可直接写出逻辑表达式：(a) f=ab?bc；(b) f=abbcac 解：设3个输入变量分别为a、b、c，输出为f，按题意，其中有奇数个为1，则输出f1，因此可写出其逻

7、辑表达式为f=abc?abc?abc?abc。根据逻辑表达式可绘制逻辑习题 2.3图如下： 习题2.3图 2.4 解：根据逻辑图可直接写出逻辑表达式：(a) f=a?；(b) f=abbcac 2.5 解： (1) 若a+b=a+c,则b=c 不正确。若a=1，b和c为不同值（如b0，c1或b1，c0），a+b=a+c仍然成立。 (2)若ab=bc,则a=c 不正确。若b=0，a和c为不同值，等式仍然成立。 (3)若1+a=b,则a+ab=b 不正确。若1+a=b，则b=1，此时若a=0，则a+ab=0，不可能有a+ab=b (4)若1+a=a,则a+ab=a+b 正确，因为若1+a=a,则a

8、=1，无论b=0或b=1，均有a+ab=a+b 2.6 解： (1)a+bc=(a+b)(a+c) 证明：右边=a(a+c)+b(a+c)=a+ac+ab+bc=a+bc=左边 (2)ab+a=(+b)(a+b) 证明：右边=aa+ab+a+b=ab+a=左边 (3)(ab+c)b=abc+abc+abc 证明：左边=ab+bc 右边=ab(c+c)+bc(a+a)=ab+bc=左边 (4)bc+ad=(b+a)(b+d)(a+c)(c+d) 证明：右边=(b+ab+bd+ad)(ac+c+ad+cd) =(b+ad)(c+ad) =bc+acd+abd+ad=bc+ad=左边 2.7 解：

9、(1) f=(a+b+c) (a+b+c) (a+b+c) =(ab?ac?ab?bc?ac?bc?c)(a?b?c) =(ab?ab?c)(a?b?c) =? =ab?bc?ac?abc (2) f=(b+d)(a+c)(b+d) =(ab+ad+bc+cd)(b+d) =abd+bcd+abd+d (3) f=(?)(?) =(?)(?) =ab?ac?abc?bc =ab?ac?bc (4) f=ab+b 2.8 解： (1) f=abc?a(b?b)c?(a?a)bc =abc?abc?abc?abc?abc =m(1,3,5,7) (2) f= abcd+acd+ad = abcd+

10、 a(b+b)cd+a(b+b)(c+c)d = abcd+ abcd+ abcd+abd+abd+abcd+abcd = m(1,3,5,7,9,11,13) (3) f=m(3,6,7,8,9,10,11,12,13,14,15) (4) f=m(3,11,12,13,14,15) (5) f=m(1,2,3,4,5,6) (6) f=m(4,7,8,11) 2.9 解： (1)f?a?b?bcd?a?b?cd (2)f?ab?bc?ac?ab?bc?abc?abc?ab?bc (3)f?a(b?c)?bc?acd?a(bc)?bc?acd?a?bc?acd?a?bc (4)f?(a?c)

11、(a?d)?a?ac?cd?a?cd (5)f?d?d?b?c?ad?b?d?b?c?ad?b?d?abd?acd?bc?d?bc (6)f?abc?(a?b?c)d?abc?abcd?abc?d (7)f?(ac?bc)ba?c?(ac?bc)(b?a?c) ?(ac?bc)(b?ac?ac)?abc?ac?bc?abc?ac?bc ? (8)f?(a?b)?(b?c)?ab?ab?bc?bc ?ab?bc?ac 或=ab?bc?ac 2.10 解：(1) f=?ac (2) f=1 (3) f=bc? ab (4) f=ab?c?d (6) f=bc+b d (5) f=abcd, f=a

12、?b?c?d (7) f=ab?bd?c (8) f=ac? bd (2) f(a,b,c)=b?c (3) f(a,b,c)=ac? ac?b 2.11 解：(1) f(a,b,c)=a+b?c (4) f(a,b,c,d)=a?bd (5)f(a,b,c,d)=bd?ac?cd (6) f(a,b,c,d)=bc?bc 第4章 习题解答 4.4解： f1=ab f2=ab 分析真值表可见，其功能相当于半减器功能，即a-b，f1是本位差，f2是向高位的借位。 4.5解： f1=abc f2=ab?ca?b=ab?cab?ab?ab?c(ab?ab)?ab?abc?abc 分析真值表可见，电路

13、实现的是全减器功能：f1是a-b-c的本位差，f2是a-b-c向高位 的进位。 4.6 解：根据题意：f=sa?sb，所以，可绘制电路如习题4.6图所示 习题4.6图 4.7解：根据题意：f=xya?xyb?xyc?xyd，所以，可绘制电路如习题4.7图所示 习题4.7图 4.8解： 习题4.8图 4.9 解：根据题意，三个变量有两个为1的卡诺图如习题4.9图(a)所示： 习题4.9图(a) 由此可列出逻辑表达式为：f=abc?abc?abc，根据逻辑表达式可绘制逻辑电路习题 4.9图(b)所示： 习题4.9图(b) 4.10 解：根据题意，列出功能表如下： 根据功能表绘制卡诺图如下： 考虑无

14、关项可得化简后的表达式： f=ab?bc?ac 不考虑无关项，化简后的表达式： f=abcd?abc?abcd?abc 按考虑无关项化简结果绘制的逻辑电路习题4.10图(a)所示： 习题4.10图(a) 按不考虑无关项化简结果绘制的逻辑电路如习题4.10图(b)所示 习题4.10图(b) 4.11 解：这是一个优先编码器的问题，设特快为a，直快为b，慢车为c，没有开车要求，输出为0，若a要求开车则输出,1，b要求开车输出为2，c要求开车输出3，根据a-b-c的优先顺序列功能表如下： t1=ac?ab t0=a+bc 根据化简后的逻辑表达式可绘制逻辑电路图如下： 习题4.11图 4.12 解：

15、根据题意，输入为bcd码，输出为余3码，其轮换功能表如下表所示 余3码的四位从高到低依次为wxyz，其逻辑表达式如下： w=m(5,6,7,8,9)+d(10,11,12,13,14,15) x=m(1,2,3,4,9)+d(10,11,12,13,14,15) y=m(0,3,4,7,8)+d(10,11,12,13,14,15) z=m(0,2,4,6,8)+d(10,11,12,13,14,15) 用卡诺图化简得： w=a+bd+bc =abdbc x=b d?bcd?bcd y=cd?cd z=cd?cd =bdbcdbcd =cdcd =cdcd 根据化简并变换后的逻辑表达式可绘制逻

16、辑习题4-12图所示下： 习题4.12图 4.13 解： /4.6的verilog hdl描述 module ex6(a,b,s,f);/ input a,b,s; output f; assign f=(s?b:a); endmodule /4.7的verilog hdl描述 module ex7(a,b,c,d,x,y,f); input a,b,c,d; input x,y; output f; reg f; always (a or b or c or d or x or y) begin case(x,y) 2b00: f<=a; 2b01: f<=b; 2b10: f&

17、lt;=c; 2b11: f<=d; default: f<=a; endcase end endmodule /4.8的verilog hdl描述 module ex8(e,b,a,f); input e,b,a; output0:3 f; reg0:3 f; always (e or b or a ) if(e) case(b,a) 2b00: f<=4b0111; 2b01: f<=4b1011; 2b10: f<=4b1101; 2b11: f<=4b1110; default: f<=4b0111; endcase else f<=4b

18、1111; endmodule /4.9的verilog hdl描述 module ex9(a,b,c,f); input a,b,c; output f; reg f; always (a or b or c ) case(a,b,c) 3b011: f<=1b1; 3b101: f<=1b1; 3b110: f<=1b1; default: f<=1b0; endcase endmodule /4.10的verilog hdl描述 module ex10(a,b,c,d,f); input a,b,c,d; output f; reg f; always (a or

19、 b or c or d) case(a,b,c,d) 4b0011: f<=1b1; 4b0100: f<=1b1; 4b0101: f<=1b1; 4b1010: f<=1b1; 4b1011: f<=1b1; 4b1100: f<=1b1; default: f<=1b0; endcase endmodule /4.11的verilog hdl描述 module ex11(a,b,c,f); input a,b,c; output1:0 f; reg1:0 f; always (a or b or c) if(a) f<=2b01; els

20、e if(b) f<=2b10; else if(c) f<=2b11; else f<=2b00; endmodule /4.12的verilog hdl描述 module ex11 (a,b,c,d,f); input a,b,c,d; output3:0 f; reg3:0 f; always (a or b or c or d) case(a,b,c,d) 4b0000: f<=4b0011; 4b0001: f<=4b0100; 4b0010: f<=4b0101; 4b0011: f<=4b0110; 4b0100: f<=4b011

21、1; 4b0101: f<=4b1000; 4b0110: f<=4b1001; 4b0111: f<=4b1010; 4b1000: f<=4b1011; 4b1001: f<=4b1100; default: f<=4b0011; endcase endmodule 4.14 解： (a) 根据所给电路可列出逻辑表达式如下： f=ab?ac，当b=1，c=1时，f=a?a，由于非门的延迟，使得a和a到达f的时间不同时，从而使该电路在a改变时存在竞争-冒险 (b) 根据所给电路可列出逻辑表达式如下： f=(a?b)(b?c)，当a=1，c=1时，f=bb，

22、由于非门的延迟，使得b和b到达f的时间不同时，从而使该该电路在b改变时存在竞争-冒险 4.15 解： (a) 根据所给电路可列出逻辑表达式如下： f=abbacae= ab+bac+ae=b(a+ac)+ae=bc?ae 根据表达式可画出卡诺图如下习题4.15图(a)所示： 题4.15图(a) 题4.15图(b) 从图中可见，卡诺图中的化简包围圈有相切，所以存在竞争-冒险，为了消除竞争-冒险，可以通过增加冗余项的方法实现，即增加一项bcd，如题4.15图(b)所示，消除相切的包围圈即可。 (b) 根据所给电路可列出逻辑表达式如下： f=a?b?c?b?c?c?d?c?d?d =(a+b+c)(

23、b+c+c?d)+c?d+d=(a+b+c)(b+c+c+d)(c+d+d) =(a+b+c)(b+d)c=(a+b+c)(bc+cd)=abc?bc?acd?bcd=bc?acd 从表达式可见，无论a、b、c、d为何值，电路都不存在竞争-冒险 第5章 习题解答 5.15 解： f1=abc?abc f2=abc?abc?abc?abc?abc?abc 5.16 解： f1= ab + bc + ac= cba?cba?cba?cba?cba?cba=m7+m3+m6+m5 =(m3,m5,m6,m7) f2=(m1,m2,m4,m7) 电路如习题5.16图所示 题5.16图 5.17 解：

24、8选1多路选择器选用74hc151，根据其输出与输入的逻辑方程： cba?cba?cba?cba?cba?cba f1=abc?ac?bc1cba?1c1a?1cb1 f2=acd?abcd?bc?bcddc1a?dcba?1cb1?dcb1 电路如习题5.17图(a)和图(b)所示。 习题5.17图(a) 习题5.17图(b) 5.18 解： 一片hc85可以实现两个4位二进制数比较，所以需要两片才能实现8位二进制数的比较，其中高4位用一片，低4位用另一片，高4位的a=b输入接1，低4位的a=b输入高4位的qa=b输出电路如习题5.18图所示。 习题5.18图 5.19 解：根据习题5.19

25、图 习题5.19图 可列出b2和b1的逻辑表达式： d?b?a?d?c?(d?b?a)(d?c)?d?dc?db?cb?da?ca ?d?cb?ca?d?c(b?a) 上式表明： (1) 如果8421码的最高位d为0，次高位c为0，则输出值不变； (2) 如果8421码的最高位d为0，次高位c为1，则只要b和a任一位为1，即加0110； (3) 如果8421码的最高位d为1，则不管其低三位为何值，都必须加上0110。 根据以上规则列出输入与输出值的对应关系表如下表所示，可见输出为2421码。 5.20 解： 将8421bcd码转换成余3码，只需将8421bcd码作为74hc283的一个4位二进

26、制数输入，与另一个输入数0011相加即可。 5.21解： 要用8选1数据选择器74hc151和门电路设计一个四位二进制码产生偶校验，在当输入的四位二进制码中有奇数个1时，输出f为1，否则为0。设四位二进制码dcba为输入逻辑变量，校验结果f为输出逻辑变量。所对应的偶校验的逻辑关系见表。 若由8选1数据选择器74hc151和门电路实现此逻辑关系，可以将输入变量c、b、a送入74hc151的c、b、a端，当cba从000111取8组值时，f与d的关系参见下表，又知当abc从000111取8组值时，数据选择器将依次选通d0 d7，据此可将输入变量d送入d0、d3、d5、d6，送入d1、d2、d4、d

27、7。电路如习题5.21图所示，它可以完成一 习题5.21图 5.22解： 设5个变量为a、b、c、d、e，输出为f 输入与输出之间的关系 用b、c、d作为8选1数据选择器的通道选择信号，则由上面的真值表可知，8选1数据选择器的数据各输入端与a、e的关系如下： d0=0 a=0时，d1=0；a=1时，d1=e a=0时，d2=0；a=1时，d2=e a=0时，d3=e；a=1时，d3=1 a=0时，d4=0；a=1时，d4=e a=0时，d5=e；a=1时，d5=1 a=0时，d6=e；a=1时，d6=1 d7=1 由此，可用两个2选1数据选择器：一个选择器根据a的状态从0和e中选择一个送给d1

28、、d2、d4；另一个选择器根据a的状态从e和1中选择一个送给d3、d5、d6。 原理框图如习题5.22(a)所示： 习题5.22(a)图 8选1选择器可用74hc151，2选1选择器可由两个与门、一个非门和一个或门构成，可绘制proteus中的仿真原理图如习题5.22 (b)图所示。 习题5.22图(b) 5.23解： 表5.6 74hc148的功能表 根据74hc148的功能表中可见，当输入使能ei=1时，禁止编码，此时，编码输出3位全1， 且输出使能eo为低电平，表示无有效编码输出，扩展端gs为高电平；只有当ei=0时才允许编码，编码输出取决于有效输入信号，若无有效信号输入，即输入仍全为1

29、，则eo=0，表示输出a2a1a0=111不是有效编码，gs仍为高电平；若存在有效输入信号，则eo=1，表示输出编码有效，按信号优先级别，输出反码形式的编码，且gs=0。比如ei=0，且i7=0，无论其它输入是0或1，输出使能eo=1，表示输出编码a2a1a0=000为有效编码。将上片的使能输出端接到下片的使能输入端，再将两片对应的输出编码端作为与门的输入，其输出即为应用的4位编码输出，4位编码的最高位用上片的gs即可，两片的eo的相或作为最后的eo输出，即构成16线-4线编码器，如习题5.21图所示。 习题5.23图 5.24解： 设一位全加器的输入为a、b、c，输出本位和为f2，向高位的进

30、位为f2，根据全加器的输出逻辑表达式，f2(a,b,c)=m1+m2+m4+m7，f1(a,b,c)= m7+m3+m6+m5，可绘制电路与习题 5.16图相同。 习题5.24图 在用74283做两个余3码加法运算时，如果要得到余3码表示相加结果，在有进位时，应该做加0011的修正，如果没有进位，则应该做减0011的修正，而减0011又可以用加上-0011的补码来实现，-0011的补码可通过对0011各位求反，然后在最低位加1实现，因此可设计电路如上图所示。u1的输出是两个余3码的当成二进制数相加的结果，u2的输出即为修正后的余3码表示的和，如习题5.24图所示。 5.26解： 根据8421与

31、其它编码的对应关系表，要将余3码转换成8421码，只需用74283将余3码与-0011的补码(即1101)相加即可；要将5421码转换成8421码，只需在5421码大于4时，将5421码与-0011的补码(即1101)相加即可；要将2421码转换成8421码，只需在2421码大 于4时，将2421与-0110的补码(即1010)相加即可。 (1) 要将余3码转换成8421码，只需将余3码减去0011，也就是加上(-0011)的补码1101 即可。所以只需将b3、b2和b0直接接高电平，而b1接低电平，电路如习题5.26-1所示。其中dcba是余3码输入，zwyx是8421码输出。 (2) 要将

32、5421码转换成8421码的转换，当5421码小于5时，两者相同，大于或等于5时， 才需要变换，而变换的规则是减去0110，即加上1101，所以只需将5421的最高位直接连到b3、b2和b0即可。电路如习题5.26-2图所示。 其中dcba是5421码输入，zwyx是8421码输出。 (3) 要将2421码转换成8421码的转换，当2421码小于5时，两者相同，大于或等于5时， 才需要变换，而变换的规则减去0110，即是加上1010，所以只需将2421的最高位直接连到b3和b1即可。电路如习题5.26-3图所示。其中dcba是2421码输入，zwyx是8421码输出。 题5.26-1图 题5.

33、26-2图 题5.26-3图 5.27解： 根据对编码表的分析比较： (1) 要将8421码转换成5421码，可将8421码在小于5时保持不变，在大于或等于5时加上0011即可。而大于或等于5的条件是用dcba表示的8421码中d为1，或c为1并且b和a之一为1，即d+c(b+a)，由此可设计出转换电路如习题5.27-1图所示，其中dcba是余8421码输入，zwyx是5421码输出。 (2) 要将5421码转换成余3码，可将5421码在大于或等于5时保持不变，在小于5时加上0011即可。而小于5的条件是用dcba表示的8421码中d为0，而且c为0，或者d为0而且(b+a)也为0 ，即d?c

34、?da ?b，由此可设计出转换电路如习题5.27-2图所示，其中dcba是余5421码输入，zwyx是余3码输出。 (3) 要将余3码转换成5421码，可将余3码在大于或等于5时保持不变，在小于5时减去0011即加上1101即可。而小于5的条件是用dcba表示的余3码中d为0，所以只需在条件d的输出送到b3、b2和b0即可得到相应的转换电路相同，如习题5.27-3图所示。 (4) 将5421码转换成2421码，可将5421码在小于5时保持不变，在大于或等于5时加上0011即可，所以设计出转换电路与8421码到5421码的转换电路相同，如习题5.27-1图所示。 习题5.27-1图 习题5.27

35、-2图 习题5.27-3图 5.28解： 4个二选1的数据选择器用74hc157，用x作为其选择端，当x=0时，做加法a+b，将b的原值输出送到74283的b3b2b1b0与74283的另一个数a3a2a1a0相加，当x=1时，做减法，将b的反值输出送到74283的b3b2b1b0与74283的另一个数a3a2a1a0相加同时将x本身作为进位输入接到74283的c0，即可实现由x控制的加/减法器。如习题5-28图所示 习题5-28图 第6章 习题解答 6.1 在图6.3由两个与非门构成的基本rs触发器中，如果r、s两端的输入电压波形如图6.60所示，试画出输出端q和q的波形。 解： 由给定的图

36、形可知，r、s两端的输入信号状态可分为7个时间段 （1）第1个时间段内，r?1，s?0，输出为q?1，q?0 （2）第2个时间段内，r?0，s?0，输出为q?1，q?1 （3）第3个时间段内，r?0，s?1，输出为q?0，q?1 （4）第4个时间段内，r?1，s?1，输出保持不变 同理，可画出其他几个时间段内的输出波形，如图所示。 q 6.2 试用两个2输入或非门构成一个基本rs触发器，画出逻辑电路图并分析其工作原理。 解： 由或非门构成的基本rs触发器逻辑电路如图所示。 r习题6.1图q s 习题6.2图 分析该电路的工作过程，可列出其特性表如表所示。 或非门构成的基本rs触发器的特性表 6

37、.3 与非门构成的同步rs触发器（逻辑电路如图6.5所示）中，r、s端的输入波形如图6.61所示，试画出q和q的输出波形，设触发器的初态q=0。 解： 由同步rs触发器的工作特性可知，在clk=1期间，r、s的状态决定了输出的状态。clk=0期间，输出状态保持不变。 在第1个clk为高电平期间，r=0，s=1，输出被置位，q=1，q?0，clk下降沿到达后，该状态被保持 在第2个clk为高电平期间，r=1，s=0，输出被复位，q=0，q?1，clk 下降沿到达后，该状态被保持 在第3个clk为高电平期间，首先是r=0，s=1，输出被置位，q=1，q?0；然后，r=1，s=0，输出被复位，q=0

38、，q?1，clk下降沿到达后，该状态被保持 同理可画出后面两个clk脉冲中输出的波形，如图所示。 习题6.3图 tttt t 6.4 同步d触发器（逻辑电路如图6.11所示）的输入波形如图6.62所示，试画出q端的输出波形，设触发器的初态q=0。 解： 由同步d触发器的工作特性可知，在clk=1期间，输出q跟随d的状态而变化。clk=0期间，输出状态保持不变。可画出输出的波形图如图所示。 q tttt 6.5 同步jk触发器（逻辑电路如图6.15）的输入波形如图6.63所示，试画出q端的输出波形，设触发器的初态q=0。 解： 由同步jk触发器的工作特性可知，在clk=1期间，j、k输入端的状态

39、决定了输出的状态。clk=0期间，输出状态保持不变。 在第1个clk为高电平期间，j=0，k=1，输出被复位，q=0，clk下降沿到达后，该状态被保持 在第2个clk为高电平期间，j=1，k=0，输出被置位，q=1，clk下降沿到达后，该状态被保持 在第3个clk为高电平期间，首先是j=0，k=1，输出被复位，q=0；然后，j=1，k=1，触发器翻转，输出q=1，clk下降沿到达后，该状态被保持 同理可画出后面两个clk脉冲中输出的波形，如图所示。 j 习题6.5图tttt 6.6 在一个下降沿触发的jk触发器上施加如图6.64所示的输入波形，试画出q端的输出波形，设触发器的初态q=0。 解：

40、 由下降沿触发jk触发器的工作特性可知，触发器的输出状态取决于clk下降沿到达瞬间j、k输入端的状态，由此可画出输出波形如图所示。 j 习题6.6图tttt 6.7 设图6.65所示的各触发器都是上升沿触发，且初态均为q=1，试画出 5个clk脉冲作用下各触发器 q端的输出波形。 图6.65 习题6.7图 解： 三个触发器都是上升沿触发，初态为q=1。 由d触发器的连接方式可知，其特性方程为q* ?d?q，所以每个clk上升沿到达时，其输出都会翻转，如图（a）所示。 ttt 该jk触发器的j?q，k=q，所以其特性方程为q*?jq?kq?q，所以每个clk上升沿到达时，其输出都会翻转，如图（b

41、）所示。 j 习题6.7波形图(b) tttt 该t触发器的t?q，初态q=1，所以t?q?0，触发器的输出保持不变，一直维持为 1不变，即q=1，输出波形图略。 6.8 试写出图6.66所示各触发器的特性方程。 1clk 图6.66 习题6.8图 解： （1）d?q，所以，其特性方程为q*?d?q （2）j?q，k=q，所以其特性方程为q*?jq?kq?q?q?q?q?q （3）t?q，所以其特性方程为q*?tq?tq?q?q?q?q?1 （4）s?q，r=q，所以其特性方程为q*?s?rq?q?q?q?q （5）d=q，所以，其特性方程为q*=d=q （6）j=q，k?q，所以其特性方程为

42、q*?jq?kq?q?q?q?q?q （7）t=q，所以其特性方程为q*?tq?tq?q?q?q?q?0 （8）s=q，r?q，所以其特性方程为q*?s?rq?q?q?q?q （9）j=k=1，所以其特性方程为q*?jq?kq?q （10）t=1，所以其特性方程为q*?tq?tq?q 6.9 试用t触发器和与非门构成jk触发器，画出逻辑电路图。 解: 用t触发器构成jk触发器，就是要找出其输入端t的逻辑函数式。列出jk触发器的特性表，并找出如果用t触发器实现该功能，每种状态变化情况对应的t输入端状态，如下表所示。 jk触发器的特性表及其与t触发器输入端的对应关系 由上表可写出t与j、k、q之间

43、的逻辑关系式： t?j?k?q?j?k?q?j?k?q?j?k?q?j?q?k?q，将其代入t触发器的特性方 程，得 q*?tq?tq?jq?kqq?jq?kq?q?jq?j?k?k?q?j?qq?jq?j?k?q?k?q?jq?kq 将t的逻辑表达式化为用与非门实现，得：t?jq?kq?jq?kq 由此可画出逻辑电路图如下图所示。 ? qj 习题6.9图 6.10 设某触发器有两个输入信号x、y，且特性方程为q*=x?y?q，试用jk触发器实现该触发器。 解: 特性方程q*?x?y?q?x?y?q?x?y?q 与jk触发器的特性方程q*?jq?kq进行比较得，j?x?y，k ?x?y 逻辑电

44、路图如图所示。 xy习题6.10图 6.11 试分析图6.67所示时序电路的逻辑功能，写出电路的驱动方程和状态方程，画出电路的状态转换图，并说明电路是否能够自启动。 q2 图6.67 习题6.11图 解: 该电路是一个同步时序逻辑电路，3个触发器ff0、ff1、ff2都是在clk的上升沿动作，故不需写时钟方程。 (1) 写出3个触发器的驱动方程 由逻辑电路图，可写出各驱动方程如下。 j0=k0=1 j1=k1= q0 j2= k2=q1q0 (2) 将驱动方程代入到jk触发器的特性方程q*?jq?kq中，求得各触发器的状态 方程 q*0?q0 *q1?q1q0?q1q0?q1?q0 q*2?q

45、2q1q0?q2q1q0?q2?q1q0? (3) 列出状态转换真值表，并画出状态转换图 * 设触发器的初始状态为q2q1q0=000，代入状态方程，可得q*2q1q0?001。依次求出*q2q1q0的所有取值情况下，对应的次态q*2q1q0，列成状态转换表如下。 习题6.11的状态转换表 由状态转换表可以看出，8个状态000?111都是有效状态，不存在无效状态。画出状态 转换图如下图所示。 习题6.11的状态转换图 (4) 归纳该电路的逻辑功能 在clk脉冲上升沿的作用下，q2q1q0的状态从000到111，以递增的形式每输入8个clk脉冲循环一次。所以，该电路是一个同步八进制加法计数器。由

46、于没有无效状态，所以该电路能够自启动。 6.12 试分析图6.68所示时序电路的逻辑功能，x为输入变量。 x 图6.68 习题6.12图 解: （1）该电路是一个同步时序逻辑电路，由逻辑电路可写出2个触发器ff0、ff1的驱动方程及状态方程如下。 q*0?d0?q0x?q1 *q1?d1?xq1q0?q1q0 ? （2）列出状态转换真值表 根据各触发器的状态方程，可列成状态转换表如下。 习题6.12的状态转换表 （3）归纳电路的逻辑功能 由状态转换表可以看出，当x=0时，q1q0的状态转换过程为00011000；当x=1时，q1q0的状态转换过程为0001101100。 当x=0时，q1q0=

47、11为无效状态，由状态方程可得其次态是00，故该电路能自启动。 综合以上分析可知，电路的逻辑功能是一个可控的加法计数器x=0时是三进制计数器，x=1时是四进制计数器，且能够自启动。 6.13试画出图6.69所示时序电路的状态转换图，并判断是否能够自启动。 q2 图6.69 习题6.13图 解: （1）该电路是一个异步时序逻辑电路，由逻辑电路可写出3个触发器ff0、ff1、ff2 的驱动方程及时钟方程如下。 j0?q2q1，k0=1， cp0=clk j1=q0，k1?q2q0，cp1=clk j2=k2=1，cp2=q1 （2）将驱动方程代入到jk触发器的特性方程q*?jq?kq中，求得各触发

48、器的状态方程 q*0?q2q1q0，在clk的上升沿动作 *q1?q0q1?q2q0q1，在clk的上升沿动作 q*2?q2，在q1的上升沿动作 （3）列出状态转换真值表 根据各触发器的状态方程及时钟方程，可列成状态转换表如下（由于q1作为ff2的时钟，所以标出q1的变化趋势）。 习题6.13的状态转换表 由状态转换表可以看出，电路有7个状态，111是无效状态。由状态方程和时钟方程可 得，111的次态是100，故该电路可自启动。 （4）画出状态转换图 在clk脉冲上升沿的作用下，q2q1q0的状态转换过程为000001110100101010011000，且能自启动。其状态转换图如下所示。 习

49、题6.13的状态转换图 6.14 试用上升沿触发的d触发器构成一个异步八进制加法计数器。 解: 电路应有八个状态，需3位编码表示，因而需要3个触发器，分别记为ff0、ff1和ff2。 （1）状态编码、画出编码状态转换图及状态转换表 编码状态用q2q1q0表示，选择000?111对八个状态进行编码，画出编码状态转换图如下图所示。 八进制加法计数器的编码状态转换图 根据状态转换图列出状态转换表，如下表所示。考虑到设计的是异步时序电路，某个触发器的输出信号可能是其他触发器的时钟脉冲信号，所以在转换表中标出了每个触发器的状态变化方向。 异步八进制加法计数器的状态转换表 （2）求驱动方程和时钟方程 首先

50、要确定每个触发器的时钟脉冲输入信号。 对于任何一个触发器，如果没有时钟脉冲到达，无论输入端接什么信号，其输出都没有变化。所以，凡是在触发器的状态需要改变时（表中，q*旁标注箭头或的地方），必须为其提供时钟脉冲的有效边沿信号（上升沿）。值得注意的是，即使提供了时钟脉冲的上升沿，触发器的状态也不一定发生变化，这取决于触发器的输入。因此这是一个必要条件，但不是充分条件。同时，在满足此项要求的前提下，整个电路的时钟脉冲越少越好。 下面以ff2为例，说明如何求时钟方程及状态方程。观察状态转换表可发现，凡是q2 要变化的地方（标有或，对应的现态分别为011和111），q1都有一个下降沿。也就是说，当现态为011或111时， ff1在它的下一个时钟脉冲到达时，q