八位二进制计数器代码

1、数字电路课程设计 设计题目 计数器设计：设计一个 8 位二进制计数器。 功能要求：加减控制信号为 1 时，加计数； 0 时，减计数。 使能控制信号为 1时，停止计数， 并将当前计数值设置为输入值； 使能控制信号为 0时，计 数器按照加减控制信号工作。 要求写出 Verilog 代码，给出仿真波形 一、设计思路 1、认真理解题目 （1）作为一个八位二进制计数器，首先，这个计数器有八个比特位；其次，二进制计数器 必须按照二进制的递增计数，于一般二进制不一样。 （2）使能信号为 1是停止计数，为 0 是开始计数。说明该计数器的使能端信号低有效。 （3）控制信号位 1时递增计数。控制信号位 0 时递减

2、计数，说明该计数器位双向计数器。 2、设计思路 （ 1）递增计数和递减计数两种模式在控制变量1 和 0 的选择下进入， 因而可以采用 if 语句 的嵌套来实现比较容易。 （2）停止计数时可以只把之前的计数输出赋值给置位信号。 （3）经过分析，该模型的变量有使能信号、置位信号、选择模式信号、时钟信号、输出状 态。 二、verilog 程序 timescale 1 ns / 1 ps module qu_dou ( clk ,rst , a ,b ); clk ; clk ; rst ; a ; a ; b ; b ; input wire input input wire output reg

3、reg 31:0 cnt ; reg clkout ; always ( posedge clk or negedge rst ) begin if ( rst = 1b0 ) cnt = 32d3000000 ) b = 1 ; else cnt = cnt + 1b1 ; end else begin b = 1b0 ; cnt = 0 ; end end end endmodule timescale 1 ns / 1 ps module counter4 ( load ,clr ,c ,DOUT ,clk, up_down ,DIN ,sysclk , rst ); input loa

4、d ; input clk; wire load ; input clr ; wire clr ; input up_down ; wire up_down ; input 3:0 DIN ; wire 3:0 DIN ; input sysclk ; input rst ; output c ; reg c ; output 7:0 DOUT ; wire 7:0 DOUT ; reg 7:0 data_r; 例化去抖模块 wire clk_r ; qu_dou qu_dou ( .clk (sysclk) , .rst (rst) , .a (clk), .b (clk_r); assig

5、n DOUT = data_r; always ( posedge clk_r or posedge clr or posedge load) begin if ( clr = 1)/ 同步清零 data_r = 0; else if ( load = 1) / 同步预置 data_r = DIN; else begin if ( up_down =1) begin if ( data_r = 8b) begin / 加计数 data_r = 8b00000000; c = 1; end else begin / 减计数 data_r = data_r +1; c = 0 ; end end else begin if ( data_r = 8b00000000) begin / 加计数 data_r = 8b; c = 1; end else begin / 减计数 data_r = data_r -1; c = 0 ; end end end end endmodule 三、仿真波形 四、结果及分析 在程序设计中， 当置数控制端口为高电平时， 允许为该计数器置初值， 把置数端口的值附给 计数器，即高电平时有效。如果清零信号为 1 时，则将对计数器清零，即复位；当为低电平 时，如果清零为 0 ，则看是否有时钟上升沿， 此时如果有时钟信号， 又测得使能信号位为 1， 同时 k=