EDA复习题(含答案)

1、1可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？目前最常用的两种器件是什么？其结构特征如何？答：按可编程逻辑器件的发展， 有简单PLD器件（包括PLA、PAL、GAL、CPLD、FPGA 等）和复杂PLD器件两大类。目前最常用的两种复杂 PLD器件是CPLD和FPGA。 CPLD 即复杂可编程逻辑器件， 其结构是基于 ROM的乘积项的可编程结构， 而FPGA是现场可编 程门阵列器件，其结构基于可编程的查找表。2简述FPGA等可编程逻辑器件设计流程答：FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程，主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程

2、下载、硬件测试等步骤。（或绘流程图说明）3个设计实体由哪几个基本部分组成？它们的作用如何？答：（1）库与程序包部分：使实体所用资源可见；（2）实体部分：设计实体的外部特征描述；（3）结构体部分：设计实体的内部电路结构或功能描述。4进程语句是如何启动的？答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是PROCESS （敏感信号表）IS, 种是 PROCESS WAIT UNTILL 敏感信号5过程与函数的区别体现在哪些方面？答：相同点：过程与函数都属于子程序，；都需要先定义后使用；都允许调用；都可以重载。但也有不同：（1）过程调用时作为一个独立的语句出现，函数调用时只能作为一个语

3、句 元素出现；（2）函数调用的结果是返回一个函数值，过程调用的结果是执行过程体中的顺序语句。6过程可以定义在一个 VHDL程序的那些位置？函数可以定义在一个VHDL程序的那些位置？7. VHDL是强类型语言还是弱类型语言？若数据类型不一致能否进行数据操作？如能，如何实现？答：强类型语言，即只有同类型的数据能够直接进行数据操作。若数据类型不一致不能进行直接数据 操作，但能够通过类型转换函数等方法转换为同类型数据后进行操作。8. 有限状态机适用于什么数字系统的设计？有何优点？答：有限状态机适用于具有顺序控制特征的数字系统设计，一般作为系统的控制部分。具有结构模式简单、结构清晰、易优化、可靠性高、可

4、实现高速控制等优点。9. 详细讨论并用示例说明 with_select语句和case语句的异同点。相同点：（1）描述完全条件；（2）条件的列出要求一致；，不同点：（1） with_select是并行语句，case是顺序语句；（2）格式上，with_select语句只 有最后一个子句分隔符用分号“；”，前面所有子句用逗号“；”。case语句的所有子句分隔符 都用分号“；”；,10. 传统设计方法和 EDA设计方法的主要的不同点？传统设计方法：自下而上（Bottom -up）的设计方法，是以固定功能元件为基础，基于电 路板的设计方法。EDA方法：自上而下（Top - Down）的设计方法。其方案验

5、证与设计、系统逻辑综合、布 局布线、性能仿真、器件编程等均由EDA工具一体化完成。11. 现代数字系统常用设计方法有哪些？自顶向下（Top-down）设计，自低向下（Bottom-up）设计，IP复用技术与SoC（片上系统。12. VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？库和程序包、实体、结构体EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1、PLD :可编程逻辑器件CPLD :复杂可编程逻辑器件2、HDL :硬件描述语言VHDL :甚高速集成电路硬件描述语言3、LUT :查找表（Look Up table）4、ASIC:专用集成电路

6、5、SOC :片上系统6、IP CORE :知识产权核7、FPGA :现场可编程门阵列8、JTAG :联合测试行动组9、EAB :嵌入式阵列快10、LE（ LC）:逻辑单元11、SOPC:可编程片上系统12、EDA :电子设计自动化13、FSM :有限状态机14、BST :边界扫描测试15、M4K : Altera公司Cyclone系列FPGA中的嵌入式存储器模块16、RTL :寄存器传输级17、MV :混合电压18、PLD :可编程逻辑器件19、 std_logic_vector: 种数组型数据类型，其中每位数据均为std_logic型。20、one-hot: 一种有限状态机的编码形式。状态

7、机的每个状态都用一个触发器来表示，即在每个状态只有对应触发器置“1 ”，其他触发器均置“ 0”。21、GAL :通用阵列逻辑22、LAB :逻辑阵列块23、CLB :可配置逻辑模块24、ISP:在系统可编程25、ICR:在电路可重构26、EDA :电子设计自动化27、SOC :片上系统28、UART :通用异步收发器设计题1、编写上升沿触发的D触发器的VHDL语言程序。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DCHUFAQI ISPORT （CLK,DCHUFAQI,e n:IN STD_LOGIC;Q :OUT STD_LOGIC）;E

8、ND DCHUFAQI;ARCHITECTURE B OF DCHUFAQI ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIF (CLKEVENT AND CLK=1)THENIF(EN=1)THENQ1=DCHUFAQI;END IF;END IF;END PROCESS;Q 0);ELSIF CLK EVENT AND CLK= 1 THENIF EN= 1 THENIF Q1 “100” THEN Q1 : =Q1 + 1 ;ELSE Q1 : =“ 000 ”；END IF;END IF;END IF;IF Q仁 “101” THEN

9、COUT= 1;ELSE COUT= O;END IF ;QB时输出Q=1;否则输出Q=0.LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164 .ALLENTITY COMP ISPORT (A , B: IN STD_LOGIC ; Q : OUT STD_LOGIC );END COMP;ARCHITECTURE BEHAV OF COMP ISBEGINPROCESS (A , B)BEGINIF AB THEN Q=1ELSE Q= 0 ;END IF;END PROCESS;END BEHA V4写出具有异步清零功能、时钟上升沿触发的D触发器的VHDL描述。L

10、IBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY DFF ISPORT(D, CLK，RESET:IN STD_LOGIC;Q:OUT STD_LOGIC);END DFF;ARCHITECTURE BEHA V OF DFF ISBEGINPROCESS(D,CLK,RESET)BEGINIF RESET= 1 THEN Q= O;ELSIF CLK EVENT AND CLK= 1 THEN QYYYYY=0;END CASEEND PROCESS;END BEHA VL 看T面原理图写出相应VHDL E5S匸 rBRJ凰Y TEEE;3E IEE

11、E .STD_LOGIG_116 .ALL；ENTITY TRI STATE ISPORT （ E, A : IN SID_LOGIC；Y : zwocrr STD_LOGIC;B ; QUX；END IRHSTATE：ARCHTTErmmE 3EHAV OF TR.I_STJVTE ISMLOSESS （Ef 釦 Y）ESlIfIF E r0f THEN3 = Y;Y = FZl;ELSE3 = V :Y = A；EID 二F；瓯D PROCESS;END E?AV；5.利用卯語句条件问上相与功能.设计一个8-3线优先编码盎.耳真偵表如表所示.8-3线优先编码誥真值表渝入锚岀DO DI D2

12、 D3 D4 D5 D5 D79 QI Q2ZXXXXXXOOOOIXXXXXO11 Q OX X X X X 01 10 10X X X X O 11 1110XXXO11110 0 1戈 X O 11 L 1 110 1XO111111Oil0 1111111111LIBRARY IEEE;USE IEEE. STD.LOGIC164 ALLEWTITY 8J38DER ISPORT (DIN: IN STD_LOGIC_VECIW (7 DOWNTO 0);Q:OUT STD_L0GIC_VECT0R(2 DOWNTO 0);END 8 3S0DER;ARCHITECTURE EEHAV OF 8J38DER ISSIGNAL SINT: STD_U3GIC_VECTOR (5 DOVNTO 0);DEGINPROCESS (DIN)BEGINIF (0111(7)=，0 ) THEM Q=” 000”；ELSIF(DIN(6)=0,)THEN Q=