电子技术基础数字部分(第五版)(康华光)课件

1、5 . 锁存器和触发器,5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能,1. 掌握SR、D锁存器的逻辑功能； 2. 掌握 SR 触发器、JK 触发器、D 触发器及 T 触发器的逻辑功能，掌握触发器逻辑功能表示方法功能表、特性方程、状态图、波形图，掌握触发器功能转换的方法； 3. 理解锁存器、触发器的电路结构、工作原理和动态特性。,教学要求,概述,时序逻辑电路 工作特征：时序逻辑电路工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。即具有记忆功能。 结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。

2、锁存器和触发器是构成时序逻辑电路的基本逻辑单元。,5.1 双稳态存储单元电路,双稳态的概念：只有两种稳定的状态(0，1)，在外作用下，可以从一个稳定状态变化到另一个稳定状态。,5.1.1 双稳态的概念,1. 电路结构 最基本的双稳态电路如图所示,5.1.2 双稳态存储单元电路,反馈,Q端的状态定义为电路输出状态。,电路有两个互补的输出端Q和,5.1 双稳态存储单元电路,2. 逻辑状态分析,1,1,0,0,0状态,1,1,0,0,1状态,在两种稳定状态中，输出Q和 总是互补的； 电路只存在两种可以长期保持的稳定状态，故称双稳态电路； 电路具有记忆1位二进制数据的功能。,5.1 双稳态存储单元电路

3、,5.1.2 双稳态存储单元电路,5.2.1 SR 锁存器,1. 基本SR锁存器 基本SR锁存器如图所示,逻辑符号,电路说明： 两个互补的输出端Q和 两个输入端R、S R- Reset 为置0端（复位端） S- Set 为置1端 （置位端） 现态：R、S信号作用前Q端的状态，现态用Qn表示，可简写为Q。 次态：R、S信号作用后Q端的状态，次态用Qn+1 表示。 逻辑表达式：,5.2 锁存器,状态方程:,工作原理,. R = 0、S = 0,0,1,0,1,0,0,0,0,0 0,0,0,0 0,1,1,保持,可以看出：R、S信号=1有效，当R、S信号都无效，状态保持不变。,5.2 锁存器,5.

4、2.1 SR 锁存器,工作原理,. R = 1、S = 0,0,1,0,1,0,0,1,1,1 0,0,0,1,0,1 0,1,1,0,0,置0,R信号有效，置0。 信号消失后，记忆0,5.2 锁存器,5.2.1 SR 锁存器,工作原理,. R = 0、S = 1,0,1,0,1,0,0,1,1,0 1,0,1,1,0,0 1,1,1,0,1,置1,S信号有效，置1。 信号消失后，记忆1,5.2 锁存器,5.2.1 SR 锁存器,工作原理,. R = 1、S = 1,0,1,0,1,1,1 1,0,？,1,0,1 1,1,0,？,不允许,1,1,0,0,不允许R、S信号同时有效。,R、S信号都

5、有效后同时撤销，状态不确定。,5.2 锁存器,5.2.1 SR 锁存器,基本SR锁存器工作原理小结 . 输入信号高电平为有效电平 . R=0 S=0 都无效 保持不变 . R=1有效 置0 Q=0 . S=1有效 置1 Q=1 . 不允许S、R同时有效 输入信号约束条件：SR=0 波形图如图 S=1，置1， R=1，置0，,RS锁存器功能表,S撤销后仍为1,R撤销后仍为0,5.2 锁存器,5.2.1 SR 锁存器,用与非门构成的基本SR锁存器,逻辑符号,逻辑图,RS锁存器功能表,5.2 锁存器,5.2.1 SR 锁存器,利用基本RS锁存器消去机械开关的振动,机械开关K闭合时， vO=0，但由于

6、振动，开关一会儿闭合，一会儿断开，使得 vO在几十ms内，时=0，时=1。,几十ms,5.2 锁存器,5.2.1 SR 锁存器,消去机械开关的振动电路如图,当开关由A到B，S=0 R=1 vO=1,若振动S=1，R S=11，vO=1不变,当开关由B到 A ，R=0 S=1 vO=0,若振动R=1，R S=11，vO=0不变,vO,vB,vA,振动R S=11或10，vO=1,振动R S=11或01，vO=0,A,B,5.2 锁存器,输出没有时=0时=1现象,5.2.1 SR 锁存器,2. 逻辑门控SR锁存器 基本RS锁存器，锁存器状态直接受输入信号RS控制，一旦输入信号变化，锁存器状态随之发

7、生变化。 实际应用中，要求锁存器按一定的时间节拍动作，输入信号的作用受到使能信号E的控制。为此设计如图逻辑门控SR锁存器。,逻辑符号,电路结构,5.2 锁存器,5.2.1 SR 锁存器,2. 逻辑门控SR锁存器,简单SR锁存器,使能信号控制门电路,封锁概念,从另一个角度看：L = 1有效，B：控制信号，A：输入信号。 B=0，L=0(无效)， 门被封锁，输入信号不能通过； B=1，L=A ，门被打开，输入信号能通过。,E=0，G3、G4门被封锁， Q3=Q4 =0，锁存器状态不变； E=1，G3、G4门被打开， Q3=S ，Q4=R，锁存器状态随输入信号R、S变化而变化。与简单SR锁存器功能一

8、致。,5.2 锁存器,5.2.1 SR 锁存器,2. 逻辑门控SR锁存器 例5.2.3 门控SR锁存器波形如图，初始Q = 0，画出Q3、Q4 、Q和 的波形。,5.2 锁存器,解：E=0，Q3=Q4 =0，状态不变； E=1，Q3=S=0 ，Q4=R=1，Q=0； E=1，Q3=S=1 ，Q4=R=0，Q=1；,5.2.1 SR 锁存器,5.2.2 D 锁存器,1. 逻辑门控D锁存器,逻辑符号,电路结构,门控SR锁存器,E=0，Q3=Q4 =0，状态不变； E=1，D=0，S=0 ，R=1，Q=0； E=1，D=1，S=1 ，R=0，Q=1； E=1，Q=D。,D锁存器小结 E=1，Q=D；

9、 E=0，Q保持不变； Q保持前瞬间的D端的逻辑值，即E的，锁存器锁存D端逻辑值； D锁存器无约束条件。,输入信号D,5.2 锁存器,5.2.2 D 锁存器,2. 传输门控D锁存器,电路结构,C=E，,E=0， TG1断，TG2通， 状态保持不变。,E=1， TG1通，TG2断， Q=D,传输门控D锁存器，其逻辑功能、逻辑符号与逻辑门控D锁存器一致。,5.2 锁存器,例5.2.4 传输门控D锁存器的E、D的波形如下图所示，锁存器的原始状态为Q = 0，试画出Q和 的波形。,E=0， 状态不变； E=1， Q=D；,5.2.2 D 锁存器,5.2 锁存器,5.2.2 D 锁存器,3. D锁存器的

10、动态特性 定时图：表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。 D锁存器定时图如图。,建立时间tSU：D应在E之前建立，才能保证正确锁存， tSU表示D对E最少时间提前量； 保持时间tH：在E后D不能立即撤除， tH表示E后D需保留时间； 脉冲宽度tW：为了保证Q=D，E=1的最小时间； 传输延迟时间tPLH和tPHL：在D和 E共同作用后，Q端最大响应时间。 tPLH指Q从01的最大响应时间， tPHL指Q从10的最大响应时间。,5.2 锁存器,5.2.2 D 锁存器,4. 典型集成电路74HC373 八D锁存器,Q7,核心电路是8个传输门控D锁存器。 LE=1，

11、Qi = Di 每一个D锁存器输出都带三态门。 OE=1，输出高阻； OE=0，Qi = Qi,74HC373内部逻辑图,74373功能： LE=1时数据输入，在LE锁存； OE = 0时，输出。,5.2 锁存器,5.2.2 D 锁存器,4. 典型集成电路74HC373 八D锁存器,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.2 锁存器,八D锁存器74HC373应用,5.2.2 D 锁存器,5.2 锁存器,单片机AT89C51 P0口作为低8位地址总线及数据总线分时复用。采用74LS373作为地址锁存器。 AT89C51先输出ALE=1，接着

12、P0口输出低8位地址，再ALE=0，将低8位地址在74LS373中锁存，74LS373输出的低8位地址，与P2口输出的高8位地址组成16位地址。 然后P0口作8位数据总线使用。,1,0 0 1 1 0 1 1 1,0 0 1 1 0 1 1 1,0,锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点： 锁存器：对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器：对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.3 触发器的电路结构和工作原理,触发器三种结构：主从、维持阻塞和

13、利用传输延迟触发器。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,主从触发器设计思想 采用主、从两个锁存器 CP=0，主锁存器使能； Q=D，但Q不变。 CP=1，从锁存器使能 Q=Q ， Q不变； Q已经不变了，所以Q=时的Q，而时的Q是= 到来前的D。 结论：Q仅仅在CP信号到达时变化，= 到达前瞬间的D信号。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,1. 工作原理 主从D触发器电路结构如图 CP=0 TG1通，TG2断， TG3断，TG4通， CP=1 TG1断，TG2通， TG3通，TG4断，,5.3 触发器的电路结构和工作原理,5.3.1 主从触发

14、器,1. 工作原理 CP=0 TG1通，TG2断， TG3断，TG4通， CP=1 TG1断，TG2通， TG3通，TG4断，,CP=0期间,主锁存器随D变化 Q=D，,从锁存器保持不变；,CP瞬间,主锁存器保持上升沿前时状态，,从锁存器变化 Q=Q；,CP=1期间,主锁存器保持不变；,从锁存器 Q=Q，也不变；,结论：触发器状态Q仅仅取决于CP信号上升沿到达前瞬间的D信号。,D,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,1. 工作原理 CP=0，CP=1期间，触发器状态不变； 触发器状态Q变化发生在CP瞬间，状态Q取决于CP信号上升沿到达前瞬间的D信号。 有效沿到来前，触发

15、器状态为现态，用Qn ( Q )表示；有效沿到来后，触发器状态为次态，用Qn+1 表示，它又是下一个有效沿的现态。 D触发器特性方程： Qn+1 =D,CP,D,Q,1,2,3,主从D触发器波形如图,现态,次态,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,2. 典型集成电路 74HC74 是双D触发器，D触发器的逻辑图如图,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,2. 典型集成电路 74HC74 RD=SD=1 ，无效 与原分析的主从D触发器电路一致。,1,1,0,0,分析 RD 、SD作用 RD ：直接复位端 SD ：直接置位端 低电平有效 在正常工作前由

16、RD 、SD给出一个确定的状态。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,2. 典型集成电路,若 RD =0 、SD =1 ，Q = 0，Q = 1， 若 RD =1 、SD =0 ，Q = 1，Q = 0， RD =0 、SD =0 ，Q = 0， Q = 0，不允许；约束条件 RD+ SD =1。 正常工作时， RD =1 、SD =1,1,0,1,0,0,1,0,1,直接复位、置位端的作用与CP无关，故又叫异步复位、置位端。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,2. 典型集成电路 74HC74 双D触发器逻辑符号如图 两个相互独立的D触发器 前

17、缀为1，表示第一个触发器； 前缀为2，表示第二个触发器； C1、C2 表示上升沿有效。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,2. 典型集成电路,直接复位、置位,正常工作,5.3 触发器的电路结构和工作原理,5.3.2 维持阻塞触发器,1.工作原理 维持阻塞D触发器逻辑电路如图 由3个与非门构成的基本RS锁存器组成。,响应输入D和CP信号,根据 S、R确定触发器的状态,5.3 触发器的电路结构和工作原理,5.3.2 维持阻塞触发器,1.工作原理 . CP=0 G2、G3门被封锁， Q2=Q3 =1， 锁存器状态Q不变； Q3、Q2 的反馈信号将G4、G1门打开， Q4=D

18、，Q1 =D 在CP=0期间，D信号进入触发器，为触发器刷新做好准备。,0,1,1,D,5.3 触发器的电路结构和工作原理,5.3.2 维持阻塞触发器,1.工作原理 . CP G2、G3门被打开， Q2、Q3状态由Q1、Q4 确定， Q2=D，Q3 =D D=0，R=0，S=1，Q=0； D=1，R=1，S=0，Q=1； 即：CP，Qn+1=D 触发器的状态按此前D的逻辑值刷新。,0,1,1,D,1,D,D,5.3 触发器的电路结构和工作原理,5.3.2 维持阻塞触发器,1.工作原理 . CP=1 Q2、Q3状态不受D影响保持不变，即Q保持不变； Q=1情况分析 Q2=0， G1、G3门封锁

19、置1维持线维持Q2=0 ， 即维持置1 信号 置0阻塞线使Q3=1 ， 阻塞D输入来的置0信号。 同理可分析Q=0的情况。,1,1,0,0,1,置1维持线,1,置0 阻塞线,置0维持线置1 阻塞线,0,1,1,0,1,典型集成电路74LS74逻辑功能和符号都与74HC74完全相同。,5.3 触发器的电路结构和工作原理,5.3.4 触发器的动态特性,触发器的动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 以D触发器为例,建立时间tSU：D应在CP之前建立并保持不变， tSU表示D对CP最少时间提前量； 保持时间tH：在CP之后D需保留时间； 脉冲宽度

20、tW：为了保证可靠触发，CP高电平的最小时间；,传输延迟时间tPLH和tPHL： CP至新状态稳定建立的传输延迟时间。 tPLH指Q从01的延迟时间， tPHL指Q从10的延迟时间。 最高触发频率fcmax：允许CP的最高频率。,5.4 触发器的逻辑功能,触发器逻辑功能：次态与现态、输入信号之间的逻辑关系。 触发器的次态不仅仅与当前输入信号有关，而且与当前状态有关。 触发器逻辑功能描述方式：特性表、特性方程、状态图、波形图等。 说明：逻辑功能与电路结构是不同概念，例如主从D触发器与维持阻塞D触发器逻辑功能相同，电路结构不同。 按照触发器逻辑功能，通常分为D、JK、T、SR触发器。,D触发器,J

21、K触发器,T触发器,SR触发器,需要说明的是，实际中同样存在下降沿触发的触发器,5.4 触发器的逻辑功能,5.4.1 D 触发器,1.特性表,2.特性方程 Qn+1=D,3.状态图,D=0,D=1,D=1,D=0,CP,D,Q,1,2,3,4.波形图,5.4 触发器的逻辑功能,1.特性表,说明：J、K高电平有效 J： 置1端 K：置0端,功能说明 保持 置0 置1 翻转 保持 置0 置1 翻转,5.4.2 JK 触发器,2.特性方程从特性表得到,0,0,1,1,1,0,1,0,+,Qn+1 =,特性方程：,3.状态图,J=0， K=,J=1，K=,J=， K=0,J=，K=1,5.4 触发器的

22、逻辑功能,5.4.2 JK 触发器,例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。,Q,现态,次态,5.4 触发器的逻辑功能,5.4.3 T 触发器,1.特性表,T=0，保持；T=1，翻转,2.特性方程,3.状态图,T=0,T=1,T=0,T=1,4. T 触发器 T触发器的T端固定接高电平， 就构成T 触发器。 时钟脉冲作用一次，触发器翻转一次。,T 触发器逻辑符号,JK触发器J、K端连接在一起，就构成T触发器。,5.4 触发器的逻辑功能,5.4.4 SR 触发器,1.特性表,说明：SR高电平有效 S：置1端，R：置0端 不允许SR同时有效,2.特性方程从特性表得到,0,1,0,d,1,1,0,d,S,+,Qn+1= S,RQ,特性方程：,约束方程： R S = 0,3.状态图,S=0， R=,S=1，R=0,S=， R=0,S=0，R=1,5.4 触发器的逻辑功能,触发器功能表便于理解和记忆，分析JK触发器功能表。,功能表不把现态Q列在输入一起，而在次态Qn+1