数字逻辑实验报告讲诉

1、计算机与信息学院信息工程类实验报告课程名称：数字逻辑姓名：系：计算机信息与科学学院专业：电子信息工程年级：2010 级学号：指导教师：职称：讲师2010 年 01 月 04 日附件二：实验报告实验项目列表格式实验项目列表序号实验项目名称成绩指导教师1组合逻辑电路的设计2译码器和数据选择器3竞争冒险4集成触发器 RS.JK.T.D5集成计数器67891011121314151617181920附件三：实验报告格式计算机与信息学院信息工程类实验报告系：计算机信息与科学学院专业：电子信息工程（双学位）年级： 2010 级姓名：学号：实验课程：组合逻辑电路的设计实验室号： _ 404实验设备号： 03

2、实验时间：指导教师签字：成绩：实验名称组合逻辑电路的设计1实验目的和要求1. 掌握组合逻辑电路的设计方法。2. 学会用基本门电路实现组合逻辑电路。2实验原理组合逻辑电路的设计流程如图2-1 所示。先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。3主要仪器设备 （实验用的软硬件环境）1. 数字电路实验箱1 个2.示波器1 台3.集成电路输入四与非门74LS002 片输入四或门74LS321 片反向器74LS041 片万用表1

3、 只4操作方法与实验步骤实际的逻辑问题逻辑真值表逻辑公式化简卡诺图化简最简逻辑表达式逻辑电路图图 2-1组合逻辑电路的设计流程组合逻辑电路的设计流程如图2-1 所示。先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。5实验内容及实验数据记录1、设计一个半加器，其输入为、 为两个加数，输出为半加和 及进位 。根据要求用小规模集成器件与非门设计出最简的逻辑电路。并用TTL与非门组成上面的逻辑电路。输入接逻辑开关，输出接逻辑电平显

4、示端口，验证其逻辑功能。要求：在下面空白区域写出半加器的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。输入输出ABSCO0O000110101011012、设计一个密码锁，锁上有三个按键、 、，当两个或两个以上的按键同时按下时，锁能被打开。用逻辑电平显示灯亮来替代锁，当符合上述条件时，将使逻辑电平显示灯亮，否则灯灭。根据要求设计出最简的逻辑电路。并用 TTL 与非门电路组成上面的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。要求：在下面空白区域写出密码锁的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图

5、，并记录实验数据。输入输出ABCF000000100100011110001011110111113、设 0 和 1 是数据选择器的控制端， 0、 1、 2 是数据输入端， 为输出端，试设计一个具有表 2-1 功能的数据选择器。并用给出的门电路实现该逻辑电路。(1) 数据输入端 0、 1 、 2 和控制端 0、 1 分别接逻辑开关， 输出接逻辑电平显示端口。 改变控制端和数据端S1S0的逻辑电平，记录的逻辑状态。验证其是否满足表2-1的逻辑功能。(2) 2 接一个 1kHz 的脉冲信号， 0、 1 为低电平，改变控制端的逻辑电平，用示波器观察并记录 端的波形。要求：在下面空白区域写出数据选择器

6、的逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。6实验数据处理与分析实验一：输入输出ABSCO0O00011010101101S AB AB AAB ABB CO AB ( AB) ( AB)实验二：输入输出ABCF00000010010001111000101111011111FABACBCAB AC BCAB AC BC实验三：7质疑、建议、问题讨论组合逻辑电路的设计方法：（ 1）由逻辑图写出输出端的逻辑表达式；（ 2）出真值表；（ 3）根据对真值表进行分析，确定电路功能。图 2、 1 组合逻辑电路设计方框图组合逻辑电路是最常见的逻辑电路，其特点是电路

7、的输出仅与该时刻输入的逻辑值有关，而与电路曾输入过什么逻辑值无关。组合逻辑电路中没有反馈回路,没有记忆功能。组合逻辑电路的分析较简单，目的是由逻辑图求出对应的真值表。组合逻辑电路的设计是分析的逆过程，目的是由给定的任务列出真值表，直至画出逻辑图。竞争和险象是实际工作中经常遇到的重要问题， 它们是由器件的延时造成的。 组合逻辑电路的险象是过渡性的，不会影响稳定值的正确性。计算机与信息学院信息工程类实验报告系：计算机科学与技术专业：电子信息工程（双学位）年级： 2010 级姓名：学号：实验课程：译码器和数据选择器实验室号： _ 404 实验设备号：03实验时间：指导教师签字：成绩：实验名称译码器和

8、数据选择器1实验目的和要求1、掌握 3-8 线译 码器逻辑功能和使用方法。2、掌握数据选择器的逻辑功能和使用方法。2实验原理译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换，终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。下图表示二进制译码器的一般原理图：图 3-1二进制译码器的一般原理图它具有 n 个输入端， 2n 个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一个

9、输出所代表的函数对应于 n 个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。1、 3-8 线译码器74LS138它有三个地址输入端A 、B、C，它们共有8 种状态的组合， 即可译出8 个输出信号Y 0-Y 7。另外它还有三个使能输入端G1、 G2A、 G2B。它的功能表见表2-1，引脚排列见图2-2。表 3-174LS138 的功能表输入输出G1 G2A G 2BC B A Y0Y1Y2Y3Y4Y5Y6Y711111111111111111101111111110000001111111

10、10000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110注： 1表示逻辑高电平；0表示逻辑低电平；表示逻辑高电平或低电平图 3-2 74LS138的引脚排列图2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。3、数据选择器74LS15174LS151 是典型的集成电路数据选择器，它有3 个地址输入端CBA ，可选择 D0D7 ，这 8 个数据源， 具有两个互补输出端， 同相输出端 Y 和反相输

11、出端 W 。其引脚图如下图 3-3 所示，功能表如下表 3-2 所示，功能表中 1表示逻辑高电平； L表示逻辑低电平； 表示逻辑高电平或低电平：图 3-3 74LS151 的引脚图表图表 3-2 74LS151 的功能表3主要仪器设备（实验用的软硬件环境）1 、仪器数字万用表、双踪示波器。2、器件74LS1383-8 线译码器2 片74LS1518 选 1 数据选择器1 片74LS20四输入端二与非门1 片4操作方法与实验步骤1、 74LS138 译码器逻辑功能测试在数字逻辑电路实验箱IC 插座模块中找一个16PIN 的插座插上芯片74LS138 并在16PIN 插座的第 8 脚接上实验箱的地

12、（GND ），第 16 脚接上电源（ Vcc ）。将 74LS138 的控制输入端和输入端接逻辑电平输出，将输出端Y0 Y7 分别接到逻辑电平显示的8 个发光二极管上，逐次拨动对应的开关，根据发光二极管显示的变化，测试74LS138 的逻辑功能。2、 74LS151 译码器逻辑功能测试测试方法与74LS138 类同，只是输入与输出引脚的个数不同，功能引脚不同。3、用 74LS138 设计一个4 线 16 线的译码器。要求：在下面空白区域写出设计原理、，画出逻辑电路图，并记录实验数据。5实验内容及实验数据记录实验一：输入输出G1 G2A G 2BC B A Y0Y1Y2Y3Y4Y5Y6Y7111

13、1111111111111110111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110实验二：实验三：6实验数据处理与分析实验一：实验结果灯是否亮与实际情况不同。刚好相反， 74ls138 结果是相反的，所以刚好与实验结果相反。实验二： 74ls151 与 74ls138 一样，只是输入输出个数不一样。实验三：两片 74ls138 组合成 4 线-16 线译码器，输入按照顺序，输出也按照顺序熄亮。7质疑、建议、

14、问题讨论用数据选择器设计组合逻辑电路的步骤:(1) 写出要设计的逻辑函数的最小项表达式.根据设计要求列出逻辑函数的真值表,由真值表直接写出逻辑函数的最小项表达式,无需化简 .若设计要求给出了逻辑函数,可将逻辑函数表达式直接变换成最小项表达式.(2) 根据逻辑函数包含的变量数 ,选定数据选择器 ,一般含有 n 变量的逻辑函数 ,可选择 2n 或 2n-1 选 1 数据选择器 .若规定使用的数据选择器不能达到设计要求,可将数据选择器扩展使用 .(3) 列出所选数据选择器的输出函数表达式.(4) 将要设计的逻辑函数表达式和数据选择器的输出函数表达式进行对照比较,确定地址输入端的输入信号和数据输入端的

15、输入信号,使两函数对应相等 .(5) 按照上一步中确定的输入信号连接电路,画出电路连线图 .用译码器设计组合逻辑电路的一般步骤:写出逻辑函数的最小项表达式 ,根据需要可变换成与或表达式 .根据函数包含的最小项选择合适的译码器 ,译码器的输入端数须和逻辑函数的变量数相等 ,且通常是选择二进制译码器 ,因为二进制译码器的输出端才能产生输入变量的所有最小项 .确定译码器的输入变量 ,并用译码器的输出信号表示所要设计电路的逻辑函数 .按照译码器的输出信号表示的设计电路的逻辑函数表达式,画出译码器的连线图.计算机与信息学院实验报告系 ：计 算机 科学 与技 术专业 ：电 子信 息工 程（ 双学 位）年级

16、：2010 级姓名：学号：实验课程：竞争与冒险实验室号：_404_实验设备号：03实验时间：指导教师签字：成绩：实验 3竞争冒险一、实验目的和要求1、了解组合逻辑电路和时序逻辑电路竞争冒险现象产生的原因。2、了解冒险现象的消除方法。二、主要仪器设备（实验用的软硬件环境）1、仪器数字万用表 ，示波器。2、 器件74LS00二输入端四与非门1 片74LS04六反相器1 片47LS32二输入端四或门1 片74LS08二输入端四或门1 片三、实验原理一般竞争冒险的产生及消除1、理论上分析组合逻辑电路时，都没有考虑门电路的延迟时间对电路产生的影响。实际上，从信号输入到输出稳定都需要一定的时间。由于从输入

17、到输出的过程中，不同通路上门的级数不同， 或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输出级的时间不同。由于这个原因，可能会使逻辑电路产生错误输出。通常把这种现象称为竞争冒险。2、竞争冒险现象有两种情况，分别是 0 型竞争冒险现象和1 型竞争冒险现象。 0 型竞争冒险现象如下图所示图 3-10 型竞争冒险电路图图 3-2波形图输出函数函数，在电路达到稳定时，即静态时，输出L 总是 1。然而在A 变化时（动态时），从图3-2 可见，在输出L 的某些瞬间会出现0，即当 A 经历 1 变 0 的变化时， L 出现负窄脉冲，即电路存在静态0 型竞争冒险现象。或门G2 的两个输入信号分别有

18、G1 和 A端两个路径在不同时刻到达的现象，通常成为竞争，由此产生输出干扰脉冲的现象称为冒险。 1 型竞争现象如下图所示：图 3-31 型竞争冒险电路图图 3-4波形图输入，在电路达到稳定时，即静态时，输出L 总是 0。然而在A 变化时（动态时），从图 3-4 可见，在输出L 的瞬间会出现1，即当 A 经历 0 变 1 的变化时， L 出现窄脉冲，即电路存在静态1 型竞争冒险现象。3、 总结当电路中存在由反相器产生的互补信号 ，且在互补信号的状态发生变化时可能出现竞争冒险现象。4、消除竞争冒险的方法 发现并消掉互补变量例如，函数式F( AB)( A C ) ，在 B=C=0 时 FAA ，可得

19、。若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。可以将函数式化为FACA BAB ，根据这个表达式组成逻辑组成逻辑电路就不会出现竞争冒险。增加乘积项例如，函数式FACBC ，当 A=B=1 时，可得 FC C ，根据这个逻辑表达式组成逻辑电路，则可能出现 竞争冒险。可利用代数恒等式将F 化为 FACBCAB ，根据这个表达式组成逻辑电路就不会出现竞争冒险。 输出端并联电容器如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输出端并联一个电容器，其容量为 420PF 之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输出端就不会出现逻辑错误。四、实验内容及步骤1、将 74LS0

20、4 中的三个反相器串接在一起（前一级的输出作为下一级的输入）第一级反相器的输入接1MHZ 脉冲源。将第一级反相器的输出分别作为74LS00 中一个与非门的输入，用示波器观测与非门的输出。改为五反相器串接呢？要求：在下面空白区域画出实验所需的逻辑电路图，并绘制示波器观测的波形。1、实验 l 的接线图2、实验 2 的接线图波形图：2 、 用 基 本 门 电 路 设 计 完 成 Rx1 ， 用 示 波 器 观 察 输 出 结 果 。 再 按 照 逻 辑 式 F AC BC AB 搭建电路。要求：在下面空白区域画出实验所需的逻辑电路图，并绘制示波器观测的波形，并用示波器观察结果，理论分析比较这两结果，

21、再与实际比较结果相比，理论情况是否与实际比较结果一致为什么。（TTL 逻辑门的传输延迟时间为10ns 40ns）。逻辑电路图波形图3、设计实现FACBC 和 FACBCAB ，实验步骤同上。1：:2：五、实验数据处理与分假定第一级反相器的输入 lMHz 脉冲用 A 代表，那未 OUTPUT =A A 。 如果仅考虑逻辑表达式，那末输出是固定的高电平， 示波器上应显示出一个代表高电平的直线。 发现并消掉互补变量例如，函数式F( AB)( AC )，在B=C=0时 FAA ，可得。若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。可以将函数式化为FACA BAB，根据这个表达式组成逻辑组成

22、逻辑电路就不会出现竞争冒险。增加乘积项例如，函数式F组成逻辑电路，则可能ACBC ，当 A=B=1 时，可得 F出现竞争冒险。可利用代数恒等式将C C ，根据这个逻辑表达式F 化为 FACBCAB ，根据这个表达式组成逻辑电路就不会出现竞争冒险。 输出端并联电容器如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输出端并联一个电容器，其容量为 420PF 之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输出端就不会出现逻辑错误。六、质疑、建议、问题讨论但是由于 Z 是由 A 经过三级反相器 ( 或者五级反相器 ) 产生的，它的跳变时间比 A 的跳变时间有所延迟，产生了冒险现象，在与非门

23、的输出引起出现向下的毛刺。由于五级反相器的延迟时间大于三级反相器的延迟时间， 因此实验 2 中波形的毛刺与实验 1 中波形的毛刺相比，既宽又长当电路中存在由反相器产生的互补信号 ，且在互补信号的状态发生变化时可能出现竞争冒险现象。计算机与信息学院信息工程类实验报告系： 计算机科学与技术专业： 计算机科学与技术年级：2009姓名：黄朝锋学号： 09150048 实验课程：集成触发器 RS.JK.T.D实验室号： _田家炳 _404实验设备号： 13 时间：指导教师签字：成绩：级实验名称集成触发器及其应用1实验目的和要求1. 掌握基本 RS、 D 和 JK 触发器的逻辑功能及测试方法。2. 熟悉

24、D 和 JK 触发器的触发方法。3. 了解触发器之间的相互转换。2实验原理触发器是基本的逻辑单元， 它具有两个稳定状态， 在一定的外加信号作用下可以由一种稳定状态转变为另一稳定态；无外加信号作用时，将维持原状态不变。因为触发器是一种具有记忆功能的二进制存贮单元，所以是构成各种时序电路的基本逻辑单元。1. 基本RS 触发器QQQQ&RS+5V5k5kRSK图 5-1(a)基本 RS 触发器图 5-1(b)防抖动开关由两个与非门构成一个RS 触发器如图5-1(a)所示。其逻辑功能如下：(1)当 S = R =1 时，触发器保持原先的1 或0 状态不变。(2)当 S = 1 ， R = 0时，触发器

25、被复位到“ 0状”态。(3)当 S = 0 ， R = 1时，触发器被置位于“ 1状”态。(4)当 S = R = 0，尔后若 R 和 S 同时再由 “ 0变”成 “ 1，”则 Q 的状态有可能为1，也可能为0，完全由各种偶然因素决定其最终状态，所以说此时触发器状态不确定。基本RS触发器的特性方程如下：Qn 1SRQ n图5-1(b) 是一个由基本RS 触发器构成的防抖动开关，可以用它构成单脉冲发生器。2. D 触发器D 触发器是由RS 触发器演变而成的。逻辑符号如图5-2 所示，其功能表见表5-1，由功能表可得Q n+1=D(5-2)常 见 的D触 发器 的 型 号 很 多 ， TTL型 的

26、 有74LS74 ( 双 D ) 、 74LS175 ( 四 D ) 、 74LS174 ( 六 D ) 、74LS374 ( 八 D ) 等。CMOS型的有CD4013 ( 双 D ) 、CD4042 (四 D ) 等。本实验中采用维持-阻塞式双D触发器74LS74 ，图5-3 所示分别为其引线排列图，RD 和 SD 是异步置 “ 0端”和异步置 “ 1端”，D 为数据输入端， Q 为输出端， CP 为时钟脉冲输入端。3. JK 触发器JK 触发器逻辑功能较多，可用它构成寄存器、计数器等。图5-4 所示是JK 触发器的逻辑符号。常见的 TTL 型双 JK 触发器有 74LS76、74LS73

27、（负沿触发）、74LS112 、 74LS109 等。CMOS 型的有CD4027等。图5-5 为双JK 触发器74LS73 的引脚排列图。其中 J、 K 是控制输入端，Q 为输出端， CP 为时钟脉冲端。 RD 和 SD 分别是异步置 “ 0”端和异步置 “1端”。当 RD=1，SD=0时，无论 J、 K 及 CP 为何值，输出Q 均为 “ 1；”当 RD=0 ，当 SD=1时，此时不论 J、K及 CP 之值如何， Q 的状态均为 “0”，所以 RD ，SD 用来将触发器预置到特定的起始状态( “0”或 “1”)。预置完成后 RD， SD应保持在高电平(即 “ 1电”平 )，使 JK 触发器

28、处于工作方式。当 RD=SD=1 时，触发器的工作状态如下：(1)当 JK=00时，触发器保持原状态。(2)当 JK = 01时，在 CP 脉冲的下降沿到来时，Q = 0 ，即触发器置 “ 0。”(3)当 JK = 10时，在 CP 脉冲的下降沿到来时，Q = 1 ，触发器置 “ 1。”(4)当 JK=11时，在 CP 脉冲的作用下，触发器状态翻转。由上述关系可以得到JK 触发器的特征方程为：Q n 1JQn RQ n（ 5-3）(CP下降沿到来时有效 )4. T 触发器T 触发器可以看成是JK 触发器在J = K 条件下的特例，它只有一个控制输入端T 。它的特性方程是：Q n 1TQn T

29、Q n （ 5-3）3主要仪器设备（实验用的软硬件环境）1. 数字电路实验箱1个2. 集成电路与非门74LS001片；双 JK 触发器74LS731片；双 D 触发器74LS741片。4操作方法与实验步骤1. 验证基本 RS 触发器的逻辑功能按图5-1(a)用74LS00组成基本RS触发器，并在Q 端和Q 端接逻辑电平显示端口，输入端S和 R 分别接逻辑开关。 接通+5V电源，按照表5-2的要求改变S 和 R 的状态，观察输出端的状态，并将结果填入表5-2。2. 验证 D 触发器逻辑功能将 74LS74 的 RD 、SD、D 连接到逻辑开关，CP 端接单次脉冲， Q 端和 Q 端分别接逻辑电平

30、显示端口，接通是电源，按照表5-3 中的要求，改变RD 、SD 、D 和 CP 的状态。在CP 从 0 到 1 跳变n+15-3。3. 验证 JK 触发器逻辑功能将 74LS73 的 RD、SD、J和 K 连接到逻辑开关， Q 和 Q 端分别接逻辑电平显示端口，CP 接单次脉冲，接通电源，按照表5-4 中的要求，改变 R 、S 、J、K 和 CP 的状态。 在 CP 从 1 到 0 跳变时， 观察输出端 Q n+1的DD状态，并将测试结果填入表5-4。4. 不同触发器之间的转换(1) 将 JK 触发器转换成 D 触发器，自行画出转换逻辑图，检验转换后电路是否具有D 触发器的逻辑功能。要求：在下

31、面空白区域写出转化的原理和方法，画出实触发器相互转换的逻辑电路图。5实验内容及实验数据记录实验一：实验二： 三： 四：JK 触 器的特性方程 0n+1=JQn+KQn (1)Qn+1=D (2)，若要分 出源触 器 入端； DJ、触 器的特性方程 K 与目 触 器的 入端 D 及状 Qn 的关系， 可将(2)式化 Qn+1=DQn+DQn (3)，然后比较 (1) 、 (3) 两式可推出 J=D ， K=D ；故将 JK 触发器转变为 D 触发器只要增加一个非门便可6实验数据处理与分析实验一：实验二：DCPQ原始状态送“ 1”送“ 0”送“ 1”实验三：实验四：JKQn+100Q n01010

32、111/Q n7质疑、建议、问题讨论1、RD：直接复位端或直接置“1”端。 SD：直接置位端或直接置“0”端。2、D触发器中：当 CP=0 时，不论输入信号D 如何变化，基本触发器输入信号全为 1，所以触发器保持原状态不变 。当 CP 1时， SD D， RD D，触发器状态将发生转移。3、JK 触发器：当 CP=0 时，不论输入信号 如何变化，基本触发器输入端全为 1，所以触发器保持原状态不变。当 CP 1时，触发器接收输入激励，发生状态转移。根据基本触发器的状态方程的： Q* SD RD Q JQ KQ由于 SDRDJQKQ1，因此对输入信号没有约束条件。计算机与信息学院信息工程类实验报告

33、系： 计算机科学与技专业：电子信息工程（双学位）姓名：学号：实验课程：集成计数器实验室号： _ 04 验设备号：03实验时间：指导教师签字：成绩：年级： 2010级实验名称集成计数器1实验目的和要求1. 掌握由集成触发器构成的二进制计数电路的工作原理。2. 掌握中规模集成计数器的使用方法。3. 学习运用上述组件设计简单计数器的技能。2实验原理计数是最基本的逻辑运算，计数器不仅用来计算输入脉冲的数目，而且还用作定时电路、分频电路和实现数字运算等，因而它是一种十分重要的时序电路。计数器的种类很多。按计数的数制，可分为二进制、十进制及任意进制。按工作方式可分为异步和同步计数器两种。按计数的顺序又可分

34、为加法(正向 )、减法(反向 ) 和加减(可逆 ) 计数器。计数器通常从零开始计数，所以应该具有清零功能。有些集成计数器还有置数功能，可以从任意数开始计数。1.用异步二进制加法计数器D 触发器或JK 触发器可以构成异步二进制加法计数器。图6-1是用四个D 触发器构成的二进制加法计数器。其中每个“ 0。”当第一个CP 脉冲上升沿到来时，D 触发器作为二分频器。在Q0 由“ 0变”成 “ 1，”当第二个CPRD 作用下计数器清脉冲到来后， Q0 由“ 1变”成 “ 0，”这又使得Q1由0 变成1，依次类推，实现二进制计数。2. 十进制集成计数电路74LS9074LS90是异步二 -五 -十进制计数器。 其管脚图如图 6-2所示，它的内部由两个计数电路组成，一个为二进制计数电路，计