CameraLink接口时序控制

1、CameraL ink 接口1. CameraLink 接口简介1.1 CameraLink 标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发 展而来的，而Cha nnel Link 标准是一种多路并行 LVDS传输接口标准。低压差分信号(LVDS )是一种低摆幅的差分信号技术，电压摆幅在350mV左右，具有扰动小，跳变速率快的特点， 在无失传输介质里的理论最大传输速率在1.923Gbps 。 90年代美国国家半导体公司(National Semiconductor )为了找到平板显示技术的解决方案，开发了基

2、于LVDS物理层平台的Channel Link技术。此技术一诞生就被进行了扩展，用来 作为新的通用视频数据传输技术使用。如图1.1所示，Cha nnel Link由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。数据发送器含有28位的单端并行信号和 1个单 端时钟信号，将28位CMOS/TTL信号串行化处理后分成 4路LVDS数据流，其4路串行 数据流和1路发送LVDS时钟流在5路LVDS差分对中传输。接收器接收从 4路LVDS 数据流和1路LVDS时钟流中把传来的数据和时钟信号恢复成28位的CMOS/TTL并行数据和与其相对应的同步时钟信号。图 1.

3、1 camera link 接口电路1.2 CameraLink端口和端口分配1.2.1端口分配在基本配置模式中，端口 A、B和C被分配到唯一的 Camera Link 驱动器/接收 器对上；在中级配置模式中，端口 D、E和F被分配到第二个驱动器 /接收器对上；在 完整配置模式中，端口 A、B和C被分配到第一个驱动器 /接收器对上，端口 D、E和 F被分配到第二个驱动器 /接收器对上，端口 G和H被分配到第三个驱动器 /接收器对 上。表1.1给出了三种配置的端口分配， Camera Link 芯片及连接器的使用数量情况。表1.1 3种配置模式的端口分配配置模式端口芯片数量连接器数量基本A,B,

4、C11中级A,B,C,D,E,F22完整:A,B,C,D,E,F,G, H32图1.2各种配置下的端口连接关系122端口的位分配从表1.2中我们可以看出在 3种Camera Link配置模式中，图像数据位是怎样分配到 端口的。这种位分配方式已经被应用于市场上最流行的相机上了。表1.2 Camera Li nk接口的端口分配驱动器输入信号对应芯片引脚StrobeTxCLK Out/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortAO , PortDO , PortGOTX/RX0PortA1 , PortD1 , PortG1TX

5、/RX1PortA2 , PortD2 , PortG2TX/RX32PortA3 , PortD3 , PortG3TX/RX3PortA4 , PortD4 , PortG4TX/RX4PortA5 , PortD5 , PortG5TX/RX6PortA6 , PortD6 , PortG6TX/RX27PortA7 , PortD7 , PortG7TX/RX5PortB0 , PortE0 , PortH0TX/RX7PortB1 , PortE1 , PortH1TX/RX8PortB2 , PortE2 , PortH2TX/RX9PortB3 , PortE3 , PortH3

6、TX/RX12PortB4 , PortE4 , PortH4TX/RX13PortB5 , PortE5 , PortH5TX/RX14PortB6 , PortE6 , PortH6TX/RX10PortB7 , PortE7 , PortH7TX/RX11PortC0 , PortF0TX/RX15PortC1 , PortF1TX/RX18PortC2 , PortF2TX/RX19PortC3 , PortF3TX/RX20PortC4 , PortF4TX/RX21PortC5 , PortF5TX/RX22PortC6 , PortF6TX/RX16PortC7 , PortF7

7、TX/RX17如果只用端口 D和G ,那么它们与器件的连接方法与端口A相同。同样，如果使用端口 E和H，它们与器件连接方法同端口B的相同，端口 F的与端口 C的相同。如果相机在每个周期内仅输出1个像素，那么就使用分配给像素 A的端口；如果相机在每个周期内输入 2个像素，那么使用分配像素 A和像素B的端口；如果在每个周期内 输出3个像素，那么使用分配给像素 A、B和C的端口；依次类推至相机每周期输出 8 个像素，那么分配给 AH的8个端口都将被使用。2. CameraLink接口模块设计2.1 功能描述该模块主要根据被测 FPGA发来的图像地址信号将 DDR冲的指定图像数据读取出来， 并 且分五

8、路发送给 CameraLink接口，由CameraLink图像采集卡接收并传给上位机显示。2.2 接口描述CameraLink图像采集端口模块的接口信号如图2.1所示：图2.1 CameraLink 图像采集端口示意图表2.1各端口的接口定义端口名端口 类型信号类型描述来源/去向Cpsl_Reset_iN输入STD_LOGIC异步复位时钟，低电平有效时钟 同步 模块Cpsl_CamLi nkClk_i输入STD_LOGIC主时钟85MHzCpsl_DdrClk_i输入STD_LOGICDDR2访问时钟Cpsv_DeBlkEn_i输入STD_L0GIC_VECT0R(6DOWNTO 0)地址使能

9、信号，选择从A,D1,D2,D3,D4,D5,G 中哪一块输出Cpsl_CMOSFsy n输入STD_LOGIC帧同步信号Cpsl_CMOSLsy n输入STD_LOGIC行同步信号Cpsv_AXaddr_i输入STD_LOGIC_VECTOR(3DOWNTO 0)A块中的地址选择信号被测Cpsv_D1Xaddri输入STD_LOGIC_VECTOR(10DOWNTO 0)D1块中的地址选择信号FPGACpsv_D2Xaddri输入STD_LOGIC_VECTOR(10DOWNTO 0)D2块中的地址选择信号Cpsv_D3Xaddri输入STD_LOGIC_VECTOR(10DOWNTO 0)

10、D3块中的地址选择信号Cpsv_D4Xaddri输入STD_LOGIC_VECTOR(10DOWNTO 0)D4块中的地址选择信号Cpsv_D5Xaddri输入STD_LOGIC_VECTOR(10DOWNTO 0)D5块中的地址选择信号端口名端口 类型信号类型描述来源/去向Cpsv_IXaddr_ i输入STD_L0GIC_VECT0R(3DOWNTO 0)I块中的地址选择信号DS90CR287DS90CR287Cpsv_CamDataA_o输出STD_LOGIC_VECTOR(11DOWNTO 0)第一路Cameralink图像米集输出数据Cpsl_CamFvalA_oP输出STD_LOG

11、IC第一路帧有效信号，高电平有效Cpsl_CamDval A_oP输出STD_LOGIC第一路数据有效信号，高电平 有效Cpsl_CamLval A_oP输出STD_LOGIC第一路行有效信号，高电平有效Cpsl_CamPwrD wnA o输出STD_LOGIC第一路 CameraLink PowerDownCpsl_CamClkA_o输出STD_LOGIC第一路CameraLink时钟Cpsv_CamDataB_o输出STD_LOGIC_VECTOR(11DOWNTO 0)第一路Cameralink图像米集 输出数据Cpsl_CamFval B_oP输出STD_LOGIC第二路帧有效信号，高

12、电平有效Cpsl_CamDval B oP输出STD_LOGIC第二路数据有效信号，高电平 有效Cpsl_CamLval B oP输出STD_LOGIC第二路行有效信号，高电平有效Cpsl_CamPwrD wn B o输出STD_LOGIC第二路 CameraLink PowerDownCpsl_CamClkB o输出STD_LOGIC第二路CameraLink时钟Cpsv_CamDataC o输出STD_LOGIC_VECTOR(11DOWNTO 0)第一路Cameralink图像米集输出数据Cpsl_CamFvalC oP输出STD_LOGIC第二路帧有效信号，高电平有效Cpsl_CamD

13、valC oP输出STD_LOGIC第三路数据有效信号，高电平 有效Cpsl_CamLvalC oP输出STD_LOGIC第三路行有效信号，高电平有效Cpsl_CamPwrD wnC o输出STD_LOGIC第三路 CameraLink PowerDownCpsl_CamClkC o输出STD_LOGIC第三路CameraLink时钟Cpsv CamData输出STD LOGIC VECTOR(11第四路Cameralink图像米集端口名端口 类型信号类型描述来源/去向D_oDOWNTO 0)输出数据Cpsl_CamFval D_oP输出STD_LOGIC第四路帧有效信号，高电平有效Cpsl_

14、CamDval D_oP输出STD_LOGIC第四路数据有效信号，高电平 有效Cpsl_CamLval D_oP输出STD_LOGIC第四路行有效信号，高电平有效Cpsl_CamPwrD wnD_o输出STD_LOGIC第四路 CameraLink PowerDownCpsl_CamClkD_o输出STD_LOGIC第四路CameraLink时钟Cpsv_CamData E o输出STD_L0GIC_VECT0R(11DOWNTO 0)第五路Cameralink图像采集输出数据Cpsl_CamFval E_oP输出STD_LOGIC第五路帧有效信号，高电平有效Cpsl_CamDval E oP

15、输出STD_LOGIC第五路数据有效信号，高电平 有效Cpsl_CamLval E_oP输出STD_LOGIC第五路行有效信号，高电平有效Cpsl_CamPwrD wn E_o输出STD_LOGIC第五路 CameraLink PowerDownCpsl_CamClkE_o输出STD_LOGIC第五路CameraLink时钟app_af_wre n输出STD_LOGICMIG缓存地址和命令的fifo 写 使能信号高电平有效DDR2控制 器app_af_addr输出STD_LOGIC_VECTOR(3ODOWNTO 0)MIG地址总线app_af_cmd输出STD_LOGIC_VECTOR(2D

16、OWNTO 0)MIG读与命令控制信号clkO tb输入STD LOGICMIG用户界面同步时钟app_af_afull输入STD_LOGIC缓存地址和命令的fifo 快满信号rd_data_vali d输入STD_LOGIC读出数据有效信号，与有效数 据同步rd_data_fifo out输入STD_LOGIC_VECTOR(63DOWNTO 0)MIG用户界面读数据总线CameraLink接口信号时序如图 22所示:图2.2 CameraLink图像采集电路的时序图2.3 功能实现Cameralink 图像采集接口电路主要包含两个子模块，如图 4.59 所示，数据读取分发 模块负责从 DD

17、R2中读取处理好的 CMOS图像，并按指定的数据编排要求分发给5路CAMERALIN数据缓冲输出模块，数据缓冲输出模块完成 5路CAMERALIN数据的缓冲，并按 指定时序要求发送给 DS90CR287。图 2.3 CameraLink 图像采集软件流程框图2.3.1 数 据读取分发模块数据读取分发模块负责在帧行同步信号的控制下， 按照地址使能和地址信号 从DDR2中读取处理好的 CMOS图像数据，并按指定的数据编排要求发送给 cameralink 数据缓冲输出模块。该模块也分为两个子模块：地址映射模块和读取DDR模块。地址映射模块的主要功能是根据被测FPGA给的行地址转化成对应 DDR勺行起

18、始地址，转化完成后把DDR地址发给DDR 读取模块，DDR卖取模块负责把该行的 10240个像素（12bit ）全部读取到五路缓冲模块中。2.3.2 数 据缓冲输出模块缓冲模块总共有五路，把一行图像数据平均分到五路缓冲后输出。每路CameraLink缓冲模块包括2个双口 RAM采用乒乓读写的工作模式，一个双口 RAM卖DDR数据的同时另一个双口 RAM发送数据。双口 RAME置为两端口独立时 钟模式，以隔离DDR寸钟和CamerLink数据域的时钟。另外，两端口可以配置为 不同的数据位宽，以方便实现 DDR2数据位宽64位到16位数据位宽的变换。由 于 CamerLink 输出时 12 位的，因此在款冲模块处还要