组合逻辑的分析与设计.ppt

1、第四章 组合逻辑的分析与设计,4.1 小型组合逻辑的分析 4.2 小型组合逻辑的设计 4.3 逻辑运算元件 4.4 算术运算元件 4.5 中型组合逻辑的分析与设计,2021/1/8,1,4.1 小型组合逻辑的分析,组合逻辑的输出仅仅取决于输入的值，换句话说，它组合当前输入值来确定输出值，可以明确地得到输出逻辑函数表达式。 计算机电路可以看成一个黑盒，其中包括一个或多个离散变量的输入端、一个或多个离散变量的输出端、输入和输出的关系，以及描述输入改变时输出响应的延迟,2021/1/8,2,在黑盒内部，电路由一些连接线和元件组成。元件本身又是一个带有输入、输出、功能规范和时序规范的电路。这些电路可以

2、用元件的逻辑符号以及连线组成的逻辑图进行刻画。电路的逻辑关系可以用逻辑表达式给出,组合逻辑分析方法,分析步骤,1) 根据逻辑电路图，写出输出逻辑函数表达式,2) 根据逻辑表达式，列出真值表,3) 由真值表或表达式分析电路功能,例】 分析下图所示组合逻辑的功能,写出输出函数逻辑表达式。从输入端开始分析,列出真值表,说明逻辑功能,当3个输入变量A、B、C全为0或全1时，输出为1，故称此电路为“一致电路,例】 分析下图所示组合逻辑的功能,写出输出函数逻辑表达式。从输入端开始分析,列出真值表,说明逻辑功能,输入变量A、B、C的取值组合中，有奇数个1时，输出F为1；否则，F为0。 故称此电路为“输入奇校

3、验电路”（有些书上叫“偶校验”,分析下图所示组合逻辑电路,分析下图所示组合逻辑电路,分析下图所示组合逻辑电路,分析下图所示组合逻辑电路,功能：可控的两位二进制原码至反码的转换电路,4.2 小型组合逻辑的设计,一般步骤,1) 由实际逻辑问题列出真值表,2) 由真值表写出逻辑表达式,3) 化简、变换输出逻辑表达式,4) 画出逻辑图,例: 试用与非门设计一个三变量表决电路，表决规则为少数服从多数,解: (1) 列真值表,设:由A、B、C表示三个输入变量，F表示表决结果。并设A、B、C为1表示赞成，为0表示反对； F为1表示表决通过，为0表示不通过,2) 化简、求最简函数表达式,3) 画出电路图,例:

4、设计一个8421BCD码（表示一位十进制数N）监视器，监视8421BCD码的传输情况。当传输的数 时，监视器输出为1，否则输出为0,解: (1) 列真值表,用ABCD表示8421BCD码输入， 用F表示监视器输出,2) 化简、求最简函数表达式,3) 画出电路图,解设输入变量为ABCD，输出函数为 F，当ABCD表示 的十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。因为按照余3码的编码规则，ABCD的取值组合不允许为0000、0001、0010、1101、1110、1111，故该问题为包含无关条件的逻辑问题，与上述6种取值组合对应的最小项为无关项，即在这些取值组合下输出函数F的值可

5、以随意指定为1或者为0，通常记为“d,例 设计一个组合逻辑电路，用于判别以余3码表示的1 位十进制数是否为合数（一个数，如果除了1和它本身还有别的因数，这样的数叫做合数，与之相对的是质数,根据分析，可建立描述该问题的真值表如下表所示,由真值表可写出F 的逻辑表达式为 F(A,B,C,D) = m(7,9,11,12) + d(0,1,2,13,14,15,考虑无关项，则函数F的卡诺图下图所示,根据合并的需要将卡诺图中的无关项d(13，14，15)当成1处理，而把d(0,1,2)当成0处理，可得到化简后的逻辑表达式为,假定采用与非门组成实现给定逻辑功能的电路，可将F的最简表达式变换成“与非-与非

6、”表达式,图略,4.3 逻辑运算元件,多路选择器 编码器 译码器 码型转换器,2021/1/8,24,功能: 从多路输入数据中选择其中的一路送至输出端,多路选择器的数据输入端数称为通道数,4.3.1 多路选择器（简称多路器MUX,选择信号 （地址码）输入,数据输出,数据输入,多路选择器的电路结构,以二选一多路选择器为例,四选一多路选择器,多路选择器通道扩展,2选1组成4选1,4选1组成 16选1,多路选择器实现其他功能,思考：这两个电路图实现什么功能,香农展开,2021/1/8,31,任何布尔函数都可以表示成如下形式,这种形式，可以称为香农展开,例如,多路选择器实现任何组合逻辑函数,给出该逻辑

7、函数的表达式 将表达式分解成由选择输入变量确定的几部分,可以用香农展开实现这个步骤,以AB进行香农展开得,以CD进行香农展开得,用4选1多路选择器实现,4.3.2 编码器,将信息(如数和字符等)转换成符合一定规则的二进制代码,二进制编码器,用n位二进制代码对N=2n 个特定信息进行编码的逻辑电路,设计方法,以例说明,设计一个具有互相排斥输入条件(独热码）编码器,1)编码器在任何时候只允许有一个输入信号有效,2) 电路无w0输入端,3) 电路无输入时，编码器的输出与w0编码等效,带输出使能(Enable)端的优先编码器,输出使能端,用于判别电路是否有信号输入,优先,对输入信号按轻重缓急排序，当有

8、多个信号同时 输入时，只对优先权高的一个信号进行编码,下面把上例4线2线编码器改成带输出使能端的优先编码器，假设输入信号优先级的次序为:w3,w2,w1,w0,内部是 怎么 实现的,1. 8线3线优先编码器74148,逻辑图,引脚图,74148功能表,例：用两片74148构成16线4线优先编码器,高位芯片工作情况,低位芯片工作情况,问题思考：若用四片74148构成一个32线5线 编码器，电路如何设计,2. 10线4线优先编码器74147,编码器简单应用,4.3.3 译码器,二进制译码器,译码是编码的逆过程，作用是对已编码的信息进行译码,输入：二进制代码，有n个,输出：2n 个特定信息,2021

9、/1/8,48,1）利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态,2）利用使能输入控制端，能实现译码器容量扩展,1. 译码器电路结构,以2线 4线译码器为例说明,下图为高电平输出有效的2线 4线译码器电路图， 如果En为1，则Y的取值有如下关系,电路满足：Yi= miEN,由真值表容易得出,通用译码器集成电路,74138 带使能端3线8线译码器,逻辑图,引脚图,74138功能表,译码器实现组合逻辑函数 译码器也是个“万能”器件,原理: 二进制译码器能产生输入信号的全部最小项，而所有组合逻辑函数均可写成最小项之和的形式,例 试用3线 8线译码器和逻辑门实现下列函数,译码器

10、应用举例,解题的几种方法,1）利用高电平输出有效的译码器和或门,2）利用低电平输出有效的译码器和与非门,3）利用高电平输出有效的译码器和或非门,4）利用低电平输出有效的译码器和与门,译码器实现任意函数总结,计算机输入/输出接口地址译码电路,多路分配器,数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为多路分配器。分配器又叫多路复用器,多路分配器一般用带使能控制端的二进制译码器实现,74138输出表达式,分配器输出表达式,数据分配器的用途比较多。 用它将一台PC与多台外部设备相连接，将计算机的数据分别送到各外部设备中； 它还可以与时钟源相连接，组成时钟脉

11、冲分配器； 和数据选择器连接组成分时数据传送系统,2021/1/8,67,4.3.4 码型转换器,编码器和译码器电路的用途是把一种形式的编码（输入）转换为另一种形式的编码（输出）。举例来说，3-8译码器是把输入的3位二进制数转换为8位独热码送到输出端。而8-3编码器的作用正好相反。 除此之外，还存在着许多种类型的码型转换器。常见的是将BCD码转换为七段数码管显示用的译码器，它把二进制编码的十进制数（BCD）转换成驱动数码显示管的信息,功能：将表示数字的BCD码转换成七段显示码,输入： BCD码,输出： 七段显示码,显示译码器设计,显示译码器设计步骤,以输入8421BCD码、输出驱动共阴显示器为

12、例,列真值表； 化简、写最简函数表达式； 画电路图,真 值 表,4.4 算术运算元件,加法器 加/减法器 比较器 乘法器,2021/1/8,75,4.4.1 加法器,1. 半加器(HA,仅考虑两个一位二进制数相加，而不考虑低位的进位，称为半加,2. 全加器,在多位数相加时，除考虑本位的两个加数外，还须考虑低位向本位的进位,例,实际参加一位数相加，必须有三个量，它们是: 本位加数 Ai 、Bi ； 低位向本位的进位 Ci-1,一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci,全加器电路设计,由真值表写出输出函数表达式： Si( Ai，Bi，Ci-1)=m(1,2,4,7) Ci

13、( Ai，Bi，Ci-1)=m(3,5,6,7,全加器电路设计,XiYi Ci-1,（Xi Yi ）Ci-1+XiYi,由两个半加器 实现一个全加器,3. 串行进位加法器,当有多位数相加时，可模仿笔算，用全加器构成串行进位加法器,串行进位加法器特点: 结构简单; 运算速度慢,高速加法器,1) 全并行加法器,特点: 速度最快，电路复杂,2) 超前进位加法器,设计思想: 由两个加数，首先求得各位的进位，然后再经全加器算出结果,全加器的进位表达式,XiYi+(Xi+Yi)Ci-1,令,Gi= XiYi-进位产生项,Pi= (Xi+Yi)-进位传送项,则,Ci=Gi+PiCi-1,若两个三位二进制数相

14、加,A=A2A1A0 B=B2B1B0,则,C0=G0 ; C1=G1+P1C0=G1+P1G0,C2=G2+P2C1=G2+P2G1+P2P1G0,由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际实现中，是将求Gi和Pi的电路放进全加器中，而将全加器中求进位信号的电路去除,根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路（CLA,CLA逻辑图,3位超前进位加法器,块间仍按行波进位方式的层次化超前进位加法器,层次化超前进位加法器,通用加法器集成电路,4.4.2 加/减法器,在二进制补码系统中，减法功能由加“减数”的补码实现,4.4.3 比较器,数值比较器用来判断两个二进制数的大

15、小或相等,一位数值比较器,表达式,Y(A=B)=AB,逻辑图,多位数值比较器,比较两个多位数,应首先从高位开始,逐位比较,例如: A=A3A2A1A0 B=B3B2B1B0,比较方法为,首先比较A3和B3 , 如A3B3=10, 则AB,如A3B3=01, 则AB; 如A3B3=00或11(相等), 则比较A2和B2,比较A2和B2 , 如A2B2=10, 则AB,如 A2B2=01, 则AB;如A2B2=00或11 (相等), 则比较A1和B1,比较A1和B1 , 如A1B1=10, 则AB,如 A1B1=01, 则AB;如A1B1=00或11 (相等), 则比较A0和B0,比较A0和B0

16、, 如A0B0=10, 则AB,如 A0B0=01, 则AB;如A0B0=00或11 (相等), 则比较A=B,四位数值比较器逻辑表达式,Y(A=B)=(A3B3) (A2B2) (A1B1)(A0B0,通用数值比较器集成电路,通用数值比较器集成电路有多个品种，属CMOS电路的4位数值比较器的有74HC85(对应的TTL电路为74LS85)、CC14585等,74HC85为带级联输入的4位数值比较器,4位数值比较器74HC85,比较器的扩展,串行接法和并行接法性能比较,串行接法电路简单，但速度慢； 并行接法电路复杂，速度快,4.4.4 乘法器,随着大规模集成电路技术的发展，为提高乘法的运算速度

17、，出现了阵列乘法器。 1. 不带符号的阵列乘法器 设有 两个不带符号的二进制整数： Aa4a3a2a0 Bb4b3b2b0 按手算方法有,2021/1/8,102,2021/1/8,103,阵列乘法器的基本思想,为避免重复的相加与移位操作，提高乘法运算速度，将大量的加法器单元电路按一定的阵列形式排列起来，直接实现乘法算式,2021/1/8,104,44位无符号数阵列乘法器的逻辑原理图,2021/1/8,105,例：已知A11011，B10101，求乘积P9P8P7P6P5P4P3P2P1P0的值,1 1 0 1 1,1 0 1 0 1,1 1 0 1 1,0 0 0 0 0,1 1 0 1 1

18、,1 1 0 1 1,0 0 0 0 0,1 0 0 0 1 1 0 1 1 1,2021/1/8,106,2.带符号的阵列乘法器,带符号的阵列乘法器由不带符号的阵列乘法器和求补器构成。 带符号阵列乘法器可以实现原码乘法，也可以实现补码乘法,2021/1/8,107,2021/1/8,108,4.5 中型组合逻辑的分析与设计,进行中型组合逻辑分析时一般会给出相应逻辑元件的逻辑图和功能表，只需要针对逻辑元件的功能表，分析各端口的逻辑函数，再带入功能表，列出整个逻辑图的真值表，便可以判断逻辑的功能,例】 试分析如图（a）所示的逻辑，其中，3-8译码器74138的逻辑符号与功能图如图（b）所示,例】 试分析如图（a）所示的逻辑，其中，3-8译码器74138的逻辑符号与功能图如图（b）所示,