Quartus-ii-使用教程(完全版)

1、Quartus ii 使用教程(完全版)Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。Altera的Qua

2、rtus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。一 新建工程 选择文件 新建工程利用工程导航 创建工程选择工程的存储文件夹、工程名以及工程的顶层文件 询问是否建立这个不存在的文件夹 选择试验箱的开发FPGA型号 出现最终选择的综述

3、单击确定二 操作主界面选择工程的构建方式（原理图或者VHDL） 这里选择VHDL（硬件描述语言）进行构建出现VHDL的编辑界面输入一段VHDL语言 这里以锁存器为例编辑完 后选择（三角形符号按钮）进行编译检查 出现是否含有错误或者警告，如果有错误须检查 源程序的语法，例如是否含有完整的实体、结构体、库、包、配置等（特别注意分号的使用）进行波形分析 新建波形仿真文件（Vector Waveform File）出现下图所示右击空白处 选择引脚查找单击list 进行列出未定义引脚号按下 进行完全添加 单击确定出现如图所示点击编辑 设置结束时间点击clk 选中时钟信号 选择时钟按钮设置时钟频率单击确定

4、后出现下图所示以此设置输入信号 方法为：点击鼠标左键 移动选择矩形块 设置 高 低电平单击保存选择确定选择时序仿真 可能如出现下图所示警告锁定管脚选择如图所示 设置按钮选择pin 以此写入实验板模式对应的引脚号最后编译一下，使所有设置编译进*.sof文件中（编译中如下图）（编译完成如下）选择tools 中programe 进行编程 如下图选择硬件下载方式 并口下载 观察编程进度process至完成。三 实验开发系统相关验证（这里不再详述）附注：锁存器 VHDL源程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK ,D : IN STD_LOGIC ; Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv of DFF3 IS SIGNAL Q1 : STD_LOGIC ;BEGIN PROCESS (CLK,D) BEGIN IF clk= 1 then Q1 = d ; end if ; end process ; Q = Q1 ;END ; 智库中国w