[工学]计算机组成原理专科试题答案

专科生期末试卷一答案一选择题1D2B3A4D5D6C7D8D9A10B11A12C13D14C15B16A17B18B19D20D二填空题1A自动控制B人工智能2A输入编码（或输入码）B内码（或机内码）C字模码3A便携式B固态盘4A存储容量B存取时间5A程序控制类B操作数C下一条指令6A寄存器寄存器型B寄存器存储器型7A算术运算B逻辑运算8A集中式B中央仲裁器9A总线BI/O设备（或输入输出设备）三简答题1计算机系统可分为微程序机器级，一般机器级（或称机器语言级），操作系统级，汇编语言级，高级语言级。2指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU周期也称为机器周期，而一个CPU周期又包含若干个时钟周期（也称为节拍脉冲或T周期）。3SRAM存储器由存储体、读写电路、地址译码电路、控制电路组成，DRAM还需要有动态刷新电路。4程序查询方式，数据在CPU和外围设备之间的传送完全靠计算机程序控制，优点是硬件结构比较简单，缺点是CPU效率低，中断方式是外围设备用来“主动”通知CPU，准备输入输出的一种方法，它节省了CPU时间，但硬件结构相对复杂一些。四应用题1二进制1111011011八进制1733十六进制7B32二进制表示为01111111X原11111111X反10000000X补10000001X移000000013原码1，补码127，反码126，移码1。4存储器容量为64K16位，其地址线为16位（A15A0），数据线也是16位（D15D0）SRAM芯片容量为16K8位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。字扩展采用24译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。内存中线图C115措施有采用高速器件，采用CACHE（高速缓冲存储器），采用多体交叉存储器，采用用双端口存储器，采用相联存储器，加长存储器的字长。6操作码需用6位，操作数地址码需用10位。格式如下6101010OPD1D2D3OP操作码6位D1第一操作数地址，10位D2第二操作数地址，10位D3第三操作数地址，10位7所谓存储器堆栈，是把住存储器的一部分用作堆栈区入栈操作可描述为（A）MSP,SP1SP出栈操作可描述为（SP1）SP,MSPA8系统总线内存总线I/O总线CPU内存IOP（通道）I/O接口I/O接口图C12专科生期末试卷二答案一选择题1C2C3B4A5D6C7B8B9B10A11A12B13C14B15A16A17B18C19C20D二填空题1A系统软件B应用软件C系统软件2A4B73A1024B10241024（或220）4A精简指令系统计算机B复杂指令系统计算机5A存取时间B存储周期C存储器带宽6A字向B位向7A顺序寻址方式B跳跃寻址方式8A地址线B数据线C控制线9A时序信号B取指令三简答题1时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。从内存读出的数据流流向运算器（通用寄存器）。2指令周期是完成一条指令所需的时间。包括取指令、分析指令和执行指令所需的全部时间。机器周期也称为CPU周期，是指被确定为指令执行过程中的归一化基准时间，通常等于取指时间（或访存时间）。时钟周期是时钟频率的倒数，也可称为节拍脉冲或T周期，是处理操作的最基本单位。一个指令周期由若干个机器周期组成，每个机器周期又由若干个时钟周期组成。31）外设发出DMA请求（2）CPU响应请求，DMA控制器从CPU接管总线的控制（3）由DMA控制器执行数据传送操作（4）向CPU报告DMA操作结束（5）主要优点是数据传送速度快4寄存器寄存器型执行速度最快,存储器存储器型执行速度最慢。因为前者操作数在寄存器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比访问一次寄存器所需时间长。四应用题1原码11110001反码10001110补码10001111移码000011112（1）0020H（2）1166H（3）1256H（4）0058H（5）1257H3（1）（354）10（162A）16（2）（354）10（1011000101010）2（3）（354）10（5425）8（4）（354）10（001101010100011000100101）BCD4最小值2111111000000001最大值21111110111111115设地址线X根，数据线Y根，则2XY64K2若Y1X17Y2X16Y4X15Y8X14因此，当数据线为1或2时，引脚之和为18共有2种解答6每个字符格式包含十个位，因此字符传送速率4800波特/10480字符/秒每个数据位时间长度T1/48000208MS数据位传送速率84803840位/秒72188）/（32K8）8，故需8个模块32K8）/（4K4）16，故需16片芯片共需816128片芯片为了选择各模块，需使用38译码器即3根地址线选择模条。81）最大存储容量单总线系统中，最大内存容量必须小于由计算机字长所决定的可能的地址总线。双总线系统中，存储容量不会受到外围设备数量的影响（2）指令系统双总线系统，必须有专门的I/O指令系统单总线系统，访问内存和I/O使用相同指令（3）吞吐量总线数量越多，吞吐能力越大专科生期末试卷三答案一选择题1D2C3C4C5D6C7C8B9B10C11D12C13C14A15A16C17B18A19C20B二填空题1A程序B地址2A软件B系统3A符号位B数值域4ACACHEB主存5A二进制代码B地址码6A存取时间B存取周期7A流水BCISC8A并行B串行C复用9A存储原理B结构C性能三简答题1计数器定时查询方式工作原理总线上的任一设备要求使用总线时，通过BR线发出总线请求。总线控制器接到请求信号以后，在BS线为“0”的情况下让计数器开始计数，计数值通过一组地址线发向各设备。每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备相一致时，该设备置“1”BS线，获得总线使用权，此时中止计数查询。2为了不断提供刷新图像的信号，必须把一帧图像信息存储在刷新存储器，也叫视频存储器。其存储容量由图像灰度级决定。分辨率越高，灰度级越多，刷新存储器容量越大。3外围设备的I/O控制方式分类及特点（1）程序查询方式CPU的操作和外围设备的操作能够同步，而且硬件结构比较简单（2）程序中断方式一般适用于随机出现的服务，且一旦提出要求应立即进行，节省了CPU的时间，但硬件结构相对复杂一些。（3）直接内存访问（DMA）方式数据传输速度很高，传输速率仅受内存访问时间的限制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。（4）通道方式可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高了CPU的工作效率。（5）外围处理机方式通道方式的进一步发展，基本上独立于主机工作，结果更接近一般处理机。4指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU周期也称为机器周期，而一个CPU周期又包含若干个时钟周期（也称为节拍脉冲或T周期）。四应用题1解X补01011X/2补001011X/4补0001011X补10101Y补11011Y/2补111011Y/4补1111011Y补001012原码1，补码127，反码126，移码1。3所需芯片总数（64K32）（16K16）8片因此存储器可分为4个模块，每个模块16K32位，各模块通过A15、A14进行24译码图C324解（1）操作数字段OP可以指定64种基本操作（2）单字长（16位）地址指令（3）源寄存器和目标寄存器都是通用寄存器（各指定16个），所以是RR型指令，两个操作数均在通用寄存器中（4）这种指令结构常用于算术/逻辑运算类运算指令，执行速度最快。5答（1）A为数据缓冲寄存器DR，B为指令寄存器IR，C为主存地址寄存器，D为程序计数器PC（2）主存缓冲寄存器DR指令寄存器IR操作控制器（3）存储器读MDRALUAC存储器写ACDRM6分五个阶段总线请求，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。时序图图C337（1）由编码电路实现，直接产生。（2）由硬件产生一个“位移量”，再加上CPU某寄存器里存放的基地址（3）向量地址转移法由优先级编码电路产生对应的固定地址码，其地址中存放的是转移指令，通过转移指令可以转入设备各自的中断服务程序入口。8解扇区总数606075270000模式2存放声音、图像等多媒体数据，其存储容量为2700002336/1024/1024601MB专科生期末试卷四答案一选择题（每小题1分，计20分）1B2C3B4B5B6B7A8A9D10D11C12B13B14C15C16A17D18A19C20D二填空题（每空1分，计20分）1A控制器B运算器2A输入编码（输入码）B内码（机内码）C字模码3A存储周期B存储器带宽4A并行B空间并行C时间并行5A先进后出B寄存器C存储器6AMMXB多媒体扩展结构7A集中式B分布式8A停止CPU访问B周期挪用CDMA和CPU交替访内三简答题（每题5分，计20分）1CPU主要有以下四方面的功能（1）指令控制程序的顺序控制，称为指令控制。（2）操作控制CPU管理并产生由内存取出的每条指令的操作信号，把各种操作信号送往相应部件，从而控制这些部件按指令的要求进行动作。（3）时间控制对各种操作实施时间上的控制，称为时间控制。（4）数据加工对数据进行算术运算和逻辑运算处理，完成数据的加工处理。2三种方式链式查询方式，计数器定时查询方式，独立请求方式。3当多个用户共享主存时，为使系统能正常工作，应防止由于一个用户程序出错而破坏其它用户的程序和系统软件，还要防止一个用户程序不合法的访问不是分给它的主存区域。为此，系统提供存储保护。通常采用的方法是存储区域保护和访问方式保护。4RISC是精简指令系统计算机，它有以下特点（1）选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。（2）指令长度固定，指令格式种类少，寻址方式种类少。（3）只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行。（4）大部分指令在一个机器周期内完成。（5）CPU中通用寄存器数量相当多。（6）以硬布线控制为主，不用或少用微指令码控制。（7）一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间。四应用题（每题5分，计40分）1解将16进制数展开后，可得二进制格式为01000001001101100000000000000000S阶码8位尾数23位指数E阶码127100000100111111100000011（3）10包括隐藏位1的尾数1M1011011000000000000000001011011于是有X（1）S1M2E（1011011）231011011（11375）102解X补110001X补001111Y补011001Y补100111XY001010XY结果发生溢出3解（1）应为32位字长为4B，2201M1024K,存储器容量为2204B4MB，可存储4M字节的信息（2）SRAM芯片容量为512K8位512KB05MB所需芯片数目为4MB05MB8片（3）因为219512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1位地址线作芯片片选选择（CS），用A19选第1个模块，用A19选第2个模块。4解（1）双字长二地址指令，用于访问存储器（2）操作码字段OP为六位，可以指定64种操作（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基址寄存器和位移量决定），所以是RS型指令。5解时空图法假设指令周期包含四个子过程取指令（IF）、指令译码（ID）、执行运算（EX）、结果写回（WB），每个子过程称为过程段（SI），这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。S1S2S3S4入A指令周期流程IFIDEXWB图C41图C41（B）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图C41（C）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。6单总线结构图C42双总线结构图C43三总线结构图C447解（1）每道信息量400位/CM70CM28000位3500B每面信息量3500B220770000B磁盘总容量770000B21540000B（2）磁盘数据传输率（磁盘带宽）DRRNN为每条磁道容量N3500BR为磁盘转速R3000转/60S50转/S所以DR50/S3500B175000B/S8解刷存总带宽160MB/S100/50320MB/S可采用如下技术措施（1）使用高速的DRAM芯片组成刷存（2）刷存采用多体交叉结构（3）加大刷存至显示控制器的内部总线宽度（4）刷存采用双端口存储器结构，将刷新端口与更新端口分开专科生期末试卷五答案一选择题1B2A3A4C5B6D7C8B9C10C11C12A13C14B15A16B17D18C19B20C二填空题1A符号位B阶码C尾数2A瞬时启动B固态盘COMMENTF1页103ARRBRS4A数据B先进后出C存储器5ACACHEB浮点C存储6A主存BL1级CACHE7A主设备B控制权C总线仲裁8ASCSIBIEEE1394三简答题1解闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。因而它是一种全新的存储器技术。闪速存储器的特点（1）固有的非易失性，（2）廉价的高密度，（3）可直接执行，（4）固态性能。2（1）最大存储容量单总线系统中，最大内存容量必须小于由计算机字长所决定的可能的地址总线。双总线系统中，存储容量不会受到外围设备数量的影响（2）指令系统双总线系统，必须有专门的I/O指令系统单总线系统，访问内存和I/O使用相同指令（3）吞吐量总线数量越多，吞吐能力越大3CISC是复杂指令系统计算机的英文缩写。其特点是（1）指令系统复杂庞大，指令数目一般多达2、3百条。（2）寻址方式多（3）指令格式多（4）指令字长不固定（5）可访存指令不加限制（6）各种指令使用频率相差很大（7）各种指令执行时间相差很大（8）大多数采用微程序控制器4从时间上讲,取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出指令流流向控制器（指令寄存器）。从内存读出数据流流向运算器（通用寄存器）。四应用题1证明因为XX0XI2I所以X/2X0/21/2XI2IX0X0/21/2XI2IX0XI2（I1）由于X/2X0XI2（I1）根据补码与真值的关系便有X/2补X0X0X1X2XN2串行方式C1G1P1C0C2G1P2C1C3G3P3C2C4G4P4C3其中G1A1B1P1A1B1G2A2B2P2A2B2G3A3B3P3A3B3G4A4B4P4A4B43解连续读出M8个字的信息量是Q64位8512位连续读出8个字所需的时间是TT（M1）20075055107S交叉存储器的带宽是WQ/T512/（55107S）93107位/S4（1）OP字段指定16种操作（2）单字长二地址指令（3）每个操作数可以指定8种寻址方式（4）操作数可以是RR型、RS型、SS型5解时空图法假设指令周期包含四个子过程取指令（IF）、指令译码（ID）、执行运算（EX）、结果写回（WB），每个子过程称为过程段（SI），这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。S1S2S3S4入A指令周期流程图C51图C51（B）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一IFIDEXWB条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图C51（C）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。6解设总线带宽用DR表示，总线时钟周期用T1/F表示，一个周期传送的数据量用D表示，根据总线带宽定义，有DRD/TDF4B33106/S132MB/S7答应当包括内存地址计数器字计数器数据缓冲寄存器“DMA请求”标志“控制/状态”逻辑中断机构等逻辑构件8解刷存总带宽160MB/S100/50320MB/S可采用如下技术措施（1）使用高速的DRAM芯片组成刷存（2）刷存采用多体交叉结构（3）加大刷存至显示控制器的内部总线宽度（4）刷存采用双端口存储器结构，将刷新端口与更新端口分开专科生期末试卷六答案一选择题1D2A3A4D5B6B7D8B9A10B11C12B13B14A15C16B17D18B19B20D二填空题1系统软件应用软件（注顺序可变）系统软件2473主存外存主存虚拟地址4指令系统CISC5资源数据控制（注顺序可变）6总线时钟固定7分辨率颜色81（单）传输数据块三简答题1存储器的性能指标主要是存储容量存储时间、存储周期和存储器带宽。在一个存储器中可以容纳的存储单元总数通常称为该存储器的存储容量。存取时间又称存储访问时间，是指从启动一次存储器操作到完成该操作所经历的时间。存储周期是指连续两次独立的存储器操作（如连续两次读操作）所需间隔的最小时间。存储器带宽是指存储器在单位时间中的数据传输速率。2有三种方式链式查询方式、计数器定时查询方式、独立请求方式。3解CPU管理外围设备有五种方式（1）程序查询方式（2）程序中断方式（3）直接内存访问（DMA）方式（4）通道方式（5）外围处理机方式4解（1）SCSI接口总线有8条数据线、1条奇偶校验线、9条控制线组成。使用50芯电缆，规定了两种电气条件单端驱动和差分驱动。（2）总线时钟频率高。（3）SCSI接口总线以菊花链形式最多可接8台设备。（4）每个SCSI设备有自己唯一的设备号ID07。ID7的设备有最高优先权，ID0的设备优先权最低。采用分布式总线仲裁策略。（5）SCSI设备是指连接在SCSI总线上的智能设备，即除主适配器HBA外，其他SCSI设备实际是外设的适配器或控制器。（6）SCSI设备是智能设备，对SCSI总线以至主机屏蔽了实际外设的固有物理属性，设备间可用一套标准命令进行数据传送。7SCSI设备间是一种对等关系，而不是主从关系。四应用题1（1）X补001001X补001001Y补001100Y补110100XY补010101XY补111101因为双符号位相异，结果发生溢出。XY00011（2）X补111100X补111100Y补001001Y补110111XY补000101XY补110011所以XY00101XY011012因为X补Y补XY补令XY代入，则有Y补Y补YY补0补0所以Y补Y补3解（1）32位字长为4B，2201M1024K,存储器容量为2204B4MB，可存储4M字节的信息（2）SRAM芯片容量为512K8位512KB05MB所需芯片数目为4MB05MB8片（3）因为219512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1位地址线作芯片片选选择（CS），用A19选第1个模块，用A19选第2个模块。4解因为DRRNR3000转/分50转/秒所以NDR/R（175000B/S）/（50/S）3500B磁盘总容量3500B2201540000B5（1）单字长二地址指令（2）操作码字段OP可以指定128条指令（3）源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是RR型指令，两个操作数均存放在寄存器中（4）这种指令结构常用于算术逻辑运算6（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差。（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好相反。（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比较容易掌握7解设总线带宽用DR表示，总线时钟周期用T1/F表示，一个周期传送的数据量用D表示，根据总线带宽定义，有DRD/TDF4B33106/S132MB/S8图C62专科生期末试卷七答案一选择题1C2D3B4C5D6C7C8A9C10D11A12A13D14C15B16A17B18A19B20D二填空题1A1万亿B神威C美国、日本2A程序B地址3A阶码B指C对阶4ASRAMBDRAMC断电后不能保存信息5A存储保护B存储区域C访问方式6A跳跃B程序计数器7AMMXB图像数据8A传输B字节三简答题1CPU有以下寄存器（1）指令寄存器（IR）用来保存当前正在执行的一条指令。（2）程序计数器（PC）用来确定下一条指令的地址。（3）地址寄存器（AR）用来保存当前CPU所访问的内存单元的地址。（4）缓冲寄存器（DR）作为CPU和内存、外部设备之间信息传送的中转站。补偿CPU和内存、外围设备之间在操作速度上的差别。在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（5）通用寄存器（AC）当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（6）状态条件寄存器保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。2解连接到总线上功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。除CPU模块外，I/O功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中对CPU模块的总线请求采用公平原则处理，而对I/O模块的总线请求采用优先级策略。3解分辨率是指显示器所能表示的像素个数。像素越密，分辨率越高，图像越清晰。分辨率取决于显像管荧光粉的粒度、荧光屏的尺寸和CRT电子束的聚焦能力。同时刷新存储器要有与显示像素数相对应的存储空间，用来存储每个像素的信息。灰度级是指黑白显示器中所显示的像素点的亮暗差别，在彩色显示器中则表现为颜色的不同。灰度级越多，图像层次越清楚逼真。4解1在CPU内部设置的中断允许触发器必须是开放的。2外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请求信号。3外设（接口）中断允许触发器必须为“1”，这样才能把外设中断请求送至CPU。4当上述三个条件具备时，CPU在现行指令结束的最后一个状态周期响应中断。四应用题1解X补110001X补001111Y补011001Y补100111XY001010XY结果发生溢出2证明因为1X补1补X补1X0X1X2XN2N1X0X0所以1X补1X0X1X2XN2NX0X1X2XN2N3（1）DRAM芯片容量为128K8位128KB存储器容量为1024K32位1024K4B4096KB所需芯片数4096KB128KB32片（2）对于128K8位的DRAM片子，选择一行地址进行刷新，取刷新地址A8A0，则8MS内进行512个周期的刷新。按此周期数，5124096128KB，对一行上的4096个存储元同时进行刷新。采用异步刷新方式刷新信号的周期为8MS512156S4解（1）双字长二地址指令，用于访问存储器。（2）操作码字段OP为6位，可以指定64种操作。（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器和位移量决定），所以是RS型指令。5解图C72（1）控制存储器用来存放实现全部指令系统的所有微程序。（2）微指令寄存器用来存放由控制存储器读出的一条微指令信息。（3）地址转移逻辑在一般情况下，微指令由控制存储器读出后直接给出下一条微指令地址，这个微地址信息就存放在微地址寄存器中，如果微程序不出现分支，那么下一条微指令的地址就直接由微地址寄存器给出。当出现分支时，由地址转移逻辑自动完成修改微地址的任务。6解设总线带宽用DR表示，总线时钟周期用T1/F表示，一个周期传送的数据量用D表示，根据总线带宽定义，有DRD/TDF4B66106/S264MB/S7解图C7。38解扇区总数606075270000模式2存放声音、图像等多媒体数据，其存储容量为2700002336/1024/1024601MB专科生期末试卷八答案一选择题1A2A3B4A5B6D7C8D9C10B11B12B13A14C15A16C17C18A19C20B二填空题1A运算器B控制器C存储器2A系统程序B应用程序C系统程序3A1000000B8位1个字节C10004ACACHEB主存5A单字长B半字长C双字长6A并行B串行C复用7A处理器B指令和程序8ASCSIBIEEE1394三简答题1包括数据传送指令、算术运算指令、逻辑运算指令、程序控制指令、输入输出指令、堆栈指令、字符串指令、特权指令等。2闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。因而它是一种全新的存储器技术。闪速存储器的特点（1）固有的非易失性（2）廉价的高密度（3）可直接执行（4）固态性能3（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差。（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好相反。（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比较容易掌握4解（1）在CPU内部设置的中断允许触发器必须是开放的。（2）外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请求信号。（3）外设（接口）中断允许触发器必须为“1”，这样才能把外设中断请求送至CPU。（4）当上述三个条件具备时，CPU在现行指令结束的最后一个状态周期响应中断。四应用题1解X补01011X/2补001011X/4补0001011X补10101Y补11011Y/2补111011Y/4补1111011Y补001012解（1）定点原码整数表示时最大正数（2151）10（32767）10最小负数（2151）10（32767）10（2）定点原码小数表示时最大正数（1215）10最小负数（1215）103证因为X补Y补XY补令XY代入，则有Y补Y补YY补0补0所以Y补Y补4解（1）芯片1K4位，片内地址线10位（A9A0），数据线4位。芯片总数16K16/（1K4）64片（2）存储器容量为16K，故地址线总数为14位（A13A0），其中A13A12A11A10通过416译码器产生片选信号CS0CS15。A9A0CS154位CS1CS04位。4位4位CS0CS1CS15D15D0A13A12A11A10图C825解中断接口中有四个标志触发器（1）准备就绪的标志（RD）一旦设备做好一次数据的接受或发送，便发出一个设备动作完毕信号，使RD标志置“1”。在中断方式中，该标志用作为中断源触发器，简称中断触发器。（2）允许中断触发器（EI）可以用程序指令来置位。EI为“1”时，某设备可以向CPU发出中断请求；EI为“0”时，不能向CPU发出中断请求，这意味着某中断源的中断请求被禁止。设置EI标志的目的，就是通过软件来控制是否允许某设备发出中断请求。（3）中断请求触发器（IR）它暂存中断请求线上由设备发出的中断请求信号。当IR标志为“1”时，表示设备发出了中断请求。（4）中断屏蔽触发器（IM）是CPU是否受理中断或批准中断的标志。IM标志为“0”时，CPU可以受理外界的中断请求，反之，IM标志为“1”时，CPU不受理外界的中断。6解（1）A为数据缓冲寄存器DR，B为指令寄存器IR，C为主存地址寄存器，D为程序计数器PC（2）主存缓冲寄存器DR指令寄存器IR操作控制器1K41K4416译码器（3）存储器读MDRALUAC存储器写ACDRM7解DMA直接内存访问方式是一种完全由硬件执行I/O交换的工作方式。DMA控制器从CPU完全接管对总线的控制，数据交换不经过CPU而直接在内存和I/O设备间进行。8解扇区总数606075270000模式1存放计算机程序和数据，其存储容量为2700002048/1024/1024527MB专科生期末试卷九答案一选择题1C2C3B4C5B6C7B8C9A10D11D12C13D14A15A16C17A18B19C20A二题空题1A程序B地址2A先行B阵列C流水线3A容量大B速度快C成本低4ARRBRS5A软件B操作控制器6A优先级B公平C主方7A优先级仲裁B向量C控制逻辑8A精简指令系统计算机B复杂指令系统计算机三简答题1DRAM采用读出方式进行刷新。因为读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。常用的刷新方式由三种集中式、分散式、异步式。2指令就是要计算机执行某种操作的命令一台计算机中所有机器指令的集合，称为这台计算机的指令系统。3分五个阶段请求总线、总线仲裁、寻址（目的地址）、信息传送、状态返回（或错误报告）。4选择型DMA控制器特别适合数据传送率很高以至接近内存存取速度的设备，而不适用慢速设备；而多路型DMA控制器却适合于同时为多个慢速外设服务。选择型DMA控制器在物理上可以连接多个设备，而逻辑上只允许接一个设备；而多路型不仅在物理上可连接多个外设，而且在逻辑上也允许这些外设同时工作。选择型以数据块方式传送，多路型中各设备以字节交叉方式通过DMA控制器进行数据传送。四应用题1解N1补（011011）2利用补码与真值换算公式,得N102512412302212112027N2补（101101）2所以N2125024123122021120192解将16进制数展开后，可得二进制格式为01000001001101100000000000000000S阶码8位尾数23位指数E阶码127100000100111111100000011（3）10包括隐藏位1的尾数1M1011011000000000000000001011011于是有X（1）S1M2E（1011011）231011011（11375）103证因为1X补X补X补1X0X1X2XN2N1X0X0所以1X补1X0X1X2XN2NX0X1X2XN2N4解（1）应为32位字长为4B，2201M1024K,存储器容量为2204B4MB，可存储4M字节的信息（2）SRAM芯片容量为512K8位512KB05MB所需芯片数目为4MB05MB8片（3）因为219512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1位地址线作芯片片选选择（CS），用A19选第1个模块，用A19选第2个模块。5（1）OP字段指定16种操作（2）单字长二地址指令（3）每个操作数可以指定8种寻址方式（4）操作数可以是RR型、RS型、SS型6解设总线带宽用DR表示，总线时钟周期用T1/F表示，一个周期传送的数据量用D表示，根据总线带宽定义，有DRD/TDF2B33106/S66MB/S7解因为DRRNR3000转/分50转/秒所以NDR/R（175000B/S）（50/S）3500B磁盘总容量3500B2201540000B8解见图图C91图C91专科生期末试卷十答案一选择题1B2A3D4A5C6B7D8B9D10B11D12C13C14D15A16A17B18A19C20D二填空题1A运算器B存储器C控制器2A真值B偏移量3A内容B行地址表C段表、页表和快表4A指令系统BCISC5A资源B数据C控制6A带宽B处理器7A外存B数据通信C过程控制8A优先级高B优先级低三简答题1RISC是精简指令系统计算机，它有以下特点（8）选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。（9）指令长度固定，指令格式种类少，寻址方式种类少。（10）只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行。（11）大部分指令在一个机器周期内完成。（12）CPU中通用寄存器数量相当多。（13）以硬布线控制为主，不用或少用微指令码控制。（14）一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间。2CPU有以下寄存器（7）指令寄存器（IR）用来保存当前正在执行的一条指令。（8）程序计数器（PC）用来确定下一条指令的地址。（9）地址寄存器（AR）用来保存当前CPU所访问的内存单元的地址。（10）缓冲寄存器（DR）作为CPU和内存、外部设备之间信息传送的中转站。补偿CPU和内存、外围设备之间在操作速度上的差别。在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（11）通用寄存器（AC）当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（12）状态条件寄存器保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。3一个计算机系统中的总线分为三类（1）同一部件如CPU内部连接各寄存器及运算部件之间的总线，称为内部总线。（2）同一台计算机系统的各部件，如CPU、内存、通道和各类I/O接口间互相连接的总线，称为系统总线。（3）多台处理机之间互相连接的总线，称为多机系统总线。4外围设备的I/O控制方式分类及特点（6）程序查询方式CPU的操作和外围设备的操作能够同步，而且硬件结构比较简单（7）程序中断方式一般适用于随机出现的服务，且一旦提出要求应立即进行，节省了CPU的时间，但硬件结构相对复杂一些。（8）直接内存访问（DMA）方式数据传输速度很高，传输速率仅受内存访问时间的限制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。（9）通道方式可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高了CPU的工作效率。（10）外围处理机方式通道方式的进一步发展，基本上独立于主机工作，结果更接近一般处理机。四应用题1解X补110001X补001111Y补011001Y补100111XY001010XY结果发生溢出2解输入数据为X原01101Y原11011因符号位单独考虑，算前求补输出后X1101，Y101111011011110111010000110110001111乘积符号位运算结果为X0Y0011算后求补及输出为10001111，加上乘积符号位1，得原码乘积值XY原110001111，换算成二进制数真值XY（10001111）2（143）103解并行方式C1G1P1C0C2G2P2G1P2P1C0C3G3P3G2P3P2G1P3P2P1C0C4G4P4G4P4P3G2P4P3P2G1P4P3P2P1C04解（1）DRAM芯片容量为128K8位128KB存储器容量为1024K32位1024K4B4096KB所需芯片数4096KB128KB32片（2）对于128K8位的DRAM片子，选择一行地址进行刷新，取刷新地址A8A0，则8MS内进行512个周期的刷新。按此周期数，5124096128KB，对一行上的4096个存储元同时进行刷新。采用异步刷新方式刷新信号的周期为8MS512156S5（1）OP字段指定16种操作（2）单字长二地址指令（3）每个操作数可以指定8种寻址方式（4）操作数可以是RR型、RS型、SS型6解时空图法假设指令周期包含四个子过程取指令（IF）、指令译码（ID）、执行运算（EX）、结果写回（WB），每个子过程称为过程段（SI），这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。S1S2S3S4入出A指令周期流程IFIDEXWB图C101图C101（B）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图C101（C）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。7解设总线带宽用DR表示，总线时钟周期用T1/F表示，一个周期传送的数据量用D表示，根据总线带宽定义，有DRD/TDF2B66106/S132MB/S8解分五个阶段总线请求，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。时序图图C102专科生期末试卷十一答案一填空题1A运算器B控制器C内存2A27B271C10000000D011111113A容量大B速度快C成本低4A指令寻址B顺序C跳跃D程序计数器5AMMXB多媒体扩展结构C图像数据6A主设备B控制权C总线仲裁二选择题1D2B3B4C5B6C7D8C9C10D11D12C13D14D15D16C17A18C19B20A三计算题1解XVY11111111XY10100000XY01011111XY101000002解（1）因为刷新屏幕所需带宽分辨率每像素点颜色深度刷新速度所以10247683B72/S165888KB/S162MB/S（2）刷存总带宽应为162MB/S100/50324MB/S四简答题1解复杂指令系统计算机，简称CISC；精简指令系统计算机，简称RISC。2解（13）指令寄存器（IR）用来保存当前正在执行的一条指令。（14）程序计数器（PC）用来确定下一条指令的地址。（15）地址寄存器（AR）用来保存当前CPU所访问的内存单元的地址。（16）缓冲寄存器（DR）作为CPU和内存、外部设备之间信息传送的中转站。补偿CPU和内存、外围设备之间在操作速度上的差别。在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（17）通用寄存器（AC）当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（18）状态条件寄存器保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。3解连接到总线上功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。除CPU模块外，I/O功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中对CPU模块的总线请求采用公平原则处理，而对I/O模块的总线请求采用优先级策略。4解它们的作用是中断屏蔽触发器（IM）CPU是否受理中断或批准中断的标志。IM标志为“0”时，CPU可受理外界中断请求。中断请求触发器（IR）暂存中断请求线上由设备发出的中断请求信号。IR标志为“1”时表示设备发出了中断请求。允许中断触发器（EI）用程序指令来置位，控制是否允许某设备发出中断请求。EI为“1”时，某设备可以向CPU发出中断请求。准备就绪的标志（RD）一旦设备做好一次数据的接受或发送，便发出一个设备动作完毕信号，使RD标志为“1”。工作触发器（BS）设备“忙”的标志，表示设备正在工作。五应用题1解（1）存储器的总容量为512K16位（SRAM）128K16位（EPROM）640K16位。数据寄存器16位。（2）因为2201024K640K，所以地址寄存器20位。（3）所需EPROM芯片数为（128K2B）/（64K2B）2（片）（4）设存储器地址空间分配如下128K512K存储器组成框图如下EPROMSRAM图C1112解图C112桥在PCI总线体系结构中，起着重要的作用，它连接两条总线，使彼此间相互通信。桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。桥可以实现总线间的猝发式传送，可使所有的存取都按CPU的需要出现在总线上。由上可见，以桥连接实现的PCI总线结构具有很好的扩充性和兼容性，允许多条总线并行工作。专科生期末试卷十二答案填空题1A运算器B控制器C存储器2A符号位B数值域C纯小数D纯整数3ASRAMBDRAMC快4A操作特性与功能B操作数的地址C二地址、单地址、零地址5A微操作B指令操作码C时序D状态条件6A并行B串行C复用选择题1D2C3A4A5B6C7D8C9A10D11B12B13A14B15A16C17D18D19B20D计算题1解（1）X补0011011X补0011011Y补0000011Y补1111101XY补0011110XY补0011000所以，XY011110所以，XY011000（2）X补0011011X补0011011Y补1101011Y补0010101XY补0000110XY补0110000所以，XY000110两符号位不同，故产生溢出。2解HNC/NCNM1900/1900100095RTM/TC250NS/50NS5E1/R1RH1/515095833TATC/E50NS/083360NS简答题1解一个较完整的指令系统应包括数据传送指令、算术运算指令、逻辑运算指令、程序控制指令、输入输出指令、字符串指令、系统控制指令。2解（19）指令寄存器（IR）用来保存当前正在执行的一条指令。（20）程序计数器（PC）用来确定下一条指令的地址。（21）地址寄存器（AR）用来保存当前CPU所访问的内存单元的地址。（22）缓冲寄存器（DR）作为CPU和内存、外部设备之间信息传送的中转站。补偿CPU和内存、外围设备之间在操作速度上的差别在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（23）通用寄存器（AC）当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（24）状态条件寄存器保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。3解闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划