基于FPGA的计时器设计(最终)

本科毕业设计(论文)基于FPGA的计时器的设计学院自动化学院专业电子信息科学与技术年级2009级(1)班取得学位学生名刘健忠教师谭指导北海2013年4月f型pga.a的定时器设计刘健忠自动化学院摘要随着电子设计自动化技术和可编程逻辑器件的出现和快速发展，设计周期大幅缩短，同时系统成本也大幅降低，标准逻辑器件的组装远远不能满足这方面的要求。 Verilog HDL提供了一种高级电路描述语言方案，使复杂的电路可以通过Verilog HDL编辑器的电路组合方案简单快速地达到设计标准。 Verilog HDL电路描述语言复盖的范围相当广泛，适用于各级设计工程师的需求，因此Verilog HDL电路设计无疑是硬件设计工程师的必备工具。本系统是用Verilog写的Altera DE2基础的电话收费器。 该设计采用现场可编程逻辑器件FPGA设计，基于硬件描述语言Verilog HDL，用Altera公司的Quartus 软件实现了仿真。 根据从电话局反馈的信号，此信号是预先设定的，拨号盘表示通话的种类、用户的馀额、通话时间(包含秒数和分数)。 根据各通话类型的收费价格，当系统设定的馀额不足时，用户无法打电话，当用户的馀额低于指定金额时，系统发出警告信号警告用户。 报警时间过长(1分钟以上)时自动切断通话信号。 当用户终止呼叫时，系统将被清零。关键词： Verilog、FPGA、通话信号、定时器Abstractwiththerapplicatiodeventofelectronicationandpromagelecomplementdeviceswhichys dthecostofthesystematthesametime.apparaently thease cdevicescannotmeettherequirementinthisregard.veriloghdlcanproviderhigh-levelcircuitdescriptionlanguage whichallowallscomplection itorcrectionsthesmethewallbymethedespecificationappro cricationdectionsrectionallograncecovarywiderange thectricationdesignofversthesystemisbasedonalterasade2writtenbyoverilogphonedevices.itisusedbyfieldprogationarryformagetaryforgapprogaticationveriloghdd lationodesingandalterasaquartusinsoftwareforemulation.acordirdingtotheficeforthetelephoneofficebacksignalwhichiactu ally pre -可携式电话机digital pipe display type， uservandandphonecallduration (includingthenumberofsecondsorminutes ).dedependingtheirectiverpricesofeachcalltypeisedifferent 馀额小于指定金额的issuing a warning signal system，remindingtousers.whenthealarmtimeistoolong (more than1minutes ) 2222222222222222222222222关键字： verilog，FPGA，Calling signal，calculagraph目录1绪论11.1课题研究的目的11.2国内外发展现状11.3课题的主要技术路线22 FPGA技术与硬件描述语言32.1 FPGA简介32.1.1可编程逻辑设备发展简史32.1.2可编程逻辑器件的基本构成32.1.3可编程逻辑设备分类42.1.4 Altera Cyclone 系列设备介绍52.1.5 FPGA的开发流程52.2 FPGA设计方法62.3利用硬件描述语言(HDL )的硬件电路设计方法72.4 Verilog HDL语言的设计流程82.5 Quartus 概述及其设计过程112.5.1 Quartus 的概要112.5.2 Quartus 设计流程123系统总体设计143.1收费模块介绍143.2预置模块介绍153.3时钟分频模块介绍153.4分割模块介绍153.5数字编码管理显示模块介绍163.6警告模块介绍173.7逻辑资源使用情况174系统操作和分析184.1系统功能介绍184.2选择通话类型和设定馀量204.3通话开始214.4通话结束22结论23参考文献24谢谢25附录A26附录B27附录C31附录D32附录e3附录F35附录G361引言1.1课题研究的目的钟表计时器在当前应用中非常广泛，近年来，随着科技的进步和时代的发展，人们对钟表的功能和精度提出了越来越高的要求，各种钟表的设计也越来越重要。 秒表/时钟定时器是在一个定时器中实现两个基本功能的一个装置。 广泛应用于各种场所，同时小型、廉价、精度高、使用方便、功能多、集成容易，深受众多消费者喜爱。 近年来，随着计算机技术的快速发展，计算机也正式形成了通用计算机系统和嵌入式计算机系统两个分支。 单片机作为最典型的嵌入式系统，由于其微小的体积和极低的成本，广泛应用于家用电器、仪表、工业控制单元和通信产品，已成为现代电子系统中最重要的智能化工具。 同时数模电气技术、微电子技术也得到迅速发展，出现了大量集成芯片，实现了许多简单的功能取代了原来的模拟电路。 这样利用单片机、集成芯片和电子电路就可以简单设计，其中最典型、现在应用最多的是电子产品的设计。 本设计利用单片机技术将秒表和钟表两种计时器功能集成到一个计时器装置中，实现计时器功能的集成化，使用方便。 本设计的一大特点是硬件设计采用实时时钟芯片来实现计时，大大简化硬件电路，使设计更加简单。1.2国内外发展现状在国外，电子计时器在集成电路发明后仅几年就完成了技术的飞跃，经过激烈的市场竞争，现在的计时器技术相当成熟。 计时器逐渐远离原来的“辅助计时器工具的功能定位”，向多功能化、可编程化的方向发展，在各个领域得到广泛应用。国内也有利用定时器芯片开发新产品的厂家，但定时器技术的研究、定时器芯片的设计还在开始。 计时器的主要功能是“计时器”，也可以叫做“低速计时器”。 对于这样的计时器，很多制造商只从事计时器的设计销售业务。1.3课题的主要技术路线本次设计基于现场可编程逻辑器件FPGA设计，采用硬件描述语言Verilog HDL编程，用Altera公司的Quartus 软件实现了仿真。 需要实现计时功能通过拨号开关输入、拨号表显示，达到运算目的。2 FPGA技术与硬件描述语言2.1 FPGA介绍2.1.1可编程逻辑器件的发展简史随着微电子设计技术和技术的发展，数字集成电路从电子管、晶体管、中小型集成电路、超大型集成电路向当今的专用集成电路(ASIC )发展。 ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理大小，推进了社会的数字化。 但ASIC设计周期长，改版投资大，灵活性等缺陷制约了其应用范围。 硬件工程师想要更灵活的设计方法，根据需要在实验室设计、变更大型数字逻辑，开发、使用自己的ASIC，是提出可编程逻辑设备的基本思想。 可编程逻辑器件随着微电子制造工艺的发展取得了很大进步。 可编程阵列逻辑(PAL )，其从初始就仅可存储少量数据且完成了简单的逻辑功能的可编程只读存储器(PROM )、紫外线可擦除只读存储器(EPROM )及电可擦除只读存储器(E2PROM )可完成大规模数字逻辑功能和通用阵列逻辑(GAL )，现在已经发展成能够完成超大规模复杂组合逻辑和时序逻辑的复杂可编程逻辑器件(CPLD )和现场可编程门阵列(FPGA )。 随着工艺技术的发展和市场需求，超大规模、高速、低功耗的新型FPGA/CPLD相继问世。 下一代FPGA集成了中央处理器(CPU )或数字处理器(DSP )核心，在FPGA上进行硬件和软件协同设计，为了实现片上可编程系统(SOPC、System On Programmable Chip )而强大的硬件2.1.2可编程逻辑设备的基本构成可编程逻辑器件的树结构如图2.1所示。 由输入控制电路、and阵列或阵列和输出控制电路构成。 在输入控制电路中，输入信号通过输入缓冲单元生成每个输入变量的原变量和反变量，作为and数组的输入项目。 与门阵列由多个与门构成，输入缓冲器单元提供的各输入项选择性地连接到各与门输入端，各与门的输出是部分输入变量的乘积项。 每个and输出是or阵列的输入，并且or阵列的输出是输入变量的and或格式。 输出控制电路通过三态门、寄存器等的电路，生成输出信号，另一方面，作为反馈信号反馈给输入端，实现更复杂的逻辑功能。 因此，可利用可编程逻辑装置容易地实施各种逻辑功能。图2.1可编程逻辑器件的树结构2.1.3可编程逻辑器件的分类广义上来说，可编程逻辑设备是指通过软件手段变更、配置设备内部的连接结构和逻辑单元，从而完成规定的设计功能的数字集成电路。 目前常用的可编程逻辑器件主要有简单逻辑阵列(PAL/GAL )、复杂可编程逻辑器件(CPLD )和现场可编程门阵列(FPGA )三种。1、PAL/GALPAL是可编程阵列逻辑的缩写，可编程阵列逻辑。GAL是通用阵列逻辑的缩写，是通用可编程阵列逻辑。 PAL/GAL是早期可编程逻辑器件的发展形式，其特征是基于E2CMOS过程，结构简单，可编程逻辑单元多为and、or阵列，可编程逻辑单元密度低，只能用于一些简单的数字逻辑电路。 虽然PAL/GAL密度低，但一出现就以低功耗、低成本、高可靠性、软编程、反复变更等特点引起了数字电路领域的较大振动。 目前，复杂的逻辑电路是利用CPLD和FPGA完成的，但是对应于很多简单的数字逻辑电路，GAL等简单的可编程逻辑器件依然被大量使用。 目前国内外许多对成本敏感的设计使用了GAL等低成本可编程逻辑设备，越来越多的74系列逻辑电路被GAL取代。 GAL等设备发展近20年来，新一代GAL功能灵活，小型封装、低成本、重复程序、应用灵活等特点仍然