Ch06MOS场效应管的特性PPT演示课件

1,第六章MOS场效应管的特性,6.1MOS场效应管6.2MOS管的阈值电压6.3影响VT值的四大因素6.4体效应6.5MOSFET的温度特性6.6MOSFET的噪声6.7MOSFET尺寸按比例缩小6.8MOS器件的二阶效应,2,6.1MOS场效应管6.1.1MOS的基本结构,两个PN结：1）N型漏极与P型衬底；2）N型源极与P型衬底。同双极型晶体管中的PN结一样，在结周围由于载流子的扩散、漂移达到动态平衡，而产生了耗尽层。一个电容器结构：栅极与栅极下面的区域形成一个电容器，是MOS管的核心。,3,器件制作在P型衬底上两个重掺杂N区形成源区和漏区重掺杂多晶硅区(Poly)作为栅极一层薄SiO2绝缘层作为栅极与衬底的隔离NMOS管的有效作用就发生在栅氧下的衬底表面导电沟道(Channel)上。,NMOS管的简化结构,4,MOSFET的三个基本几何参数,栅长:L栅宽:W氧化层厚度:tox,5,MOSFET的三个基本几何参数,Lmin、Wmin和tox由工艺确定Lmin：MOS工艺的特征尺寸(featuresize)决定MOSFET的速度和功耗等众多特性L和W由设计者选定通常选取L=Lmin，由此，设计者只需选取WW影响MOSFET的速度，决定电路驱动能力和功耗,6,MOSFET的伏安特性:电容结构,当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，Q=CVge式中Vge是栅极有效控制电压。,7,非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有,MOS的伏安特性电荷在沟道中的渡越时间,为载流子速度，Eds=Vds/L为漏到源方向电场强度，Vds为漏到源电压。为载流子迁移率：n=650cm2/(V.s)电子迁移率(nMOS)p=240cm2/(V.s)空穴迁移率(pMOS),8,MOSFET的伏安特性方程推导,非饱和情况下，通过MOS管漏源间的电流Ids为：,=.0栅极-沟道间氧化层介电常数,=4.5,0=0.88541851.10-11C.V-1.m-1,此式常用于人工估算电路性能。,9,MOS的伏安特性方程分析,非饱和情况下，Vds固定时，Ids是Vgs的线性函数：,10,MOS的伏安特性方程分析,当Vgs固定时，Ids(Vds)由线性项和平方项组成：,11,当Vgs-VT=Vds时，满足:Ids达到最大值Idsmax，其值为Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT=Vgd-VT=0感应电荷为0，沟道夹断，电流不会再增大，因而，这个Idsmax就是饱和电流。,MOS的伏安特性漏极饱和电流,12,MOSFET特性曲线,在非饱和区，也称为线性工作区在饱和区(Ids与Vds无关)。MOSFET是平方律器件！,13,6.1.2MOSFET电容的组成,MOS电容是一个相当复杂的电容，有多层介质：首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。MOS电容还与外加电压有关。,14,1.MOS电容特性MOS电容的特性与栅极上所加的电压紧密相关，这是因为半导体的表面状态随栅极电压的变化可处于积累层、耗尽层、反型层三种状态。,1)积累层对P型衬底材料上的N型MOS器件，当Vgs0时，栅极上的负电荷吸引衬底中的空穴趋向硅的表面，形成积累层。这时，MOS器件的结构就像平行平板电容器，栅极和高浓度空穴积累层分别是平板电容器的两个极板。,15,由于积累层本身是和衬底相连的，所以栅电容可近似为,式中:0真空介电常数；oxSiO2的相对介电常数，其值是3.9；toxSiO2层的厚度;A栅极的面积。,16,2)耗尽层当01)缩减的众多优点：电流密度增加2倍VLSI,ULSI功耗降低2倍器件时延降低倍器件速率提高倍线路上的延迟不变优值增加2倍这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。,58,6.8MOS器件的二阶效应,随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。二阶效应出于两种原因：1)当器件尺寸缩小时，电源电压还得保持为5V，于是，平均电场强度增加了，引起了许多二次效应。2)当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。下面具体讨论二阶效应在各方面的表现。,59,6.8.1L和W的变化,在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因之一在于制造误差，如右图所示；原因之二是L、W定义本身就不确切，不符合实际情况。,图6.15,60,6.8.1L和W的变化(续),通常，在IC中各晶体管之间是由场氧化区（fieldoxide）来隔离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为，对于IC中的MOS管，SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即VTFVDD。这里寄生的MOS管永远不会打开，不能形成MOS管。,61,另外，人们又在氧化区的下面注入称为场注入区（fieldimplant）的P+区，如下图所示。这样，在氧化区下面衬底的Na值较大，也提高了寄生MOS管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个P+注入区，那么，两个MOS管的耗尽区很靠近，漏电增大。由于P+是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。结论:所以，在实际情况中，需要一个很厚的氧化区和一个注入区，给工艺带来了新的问题。,图6.16,62,L和W的变化(续),通常，先用有源区的mask，在场区外生成一个氮化硅的斑区。然后，再以这个斑区作为implantmask，注入P+区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处渗入，造成了氧化区具有鸟嘴形（birdbeak）。Birdbeak的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的Wdrawn，而是W，W=Wdrawn2W式中W就是birdbeak侵入部分，其大小差不多等于氧化区厚度的数量级。当器件尺寸还不是很小时，这个W影响不大；当器件缩小后，这个W是可观的，它影响了开启电压。,63,L和W的变化(续),另一方面，那个注入区也有影响。由于P+区是先做好的，后来在高温氧化时，这个P+区中的杂质也扩散了，侵入到管子区域，改变了衬底的浓度Na，影响了开启电压。同时，扩散电容也增大了，N+区与P+区的击穿电压降低。另外，栅极长度L不等于原先版图上所绘制的Ldrawn，也减小了，如图所示。Ldrawn是图上绘制的栅极长度。Lfinal是加工完后的实际栅极长度。Lfinal=Ldrawn2Lpoly,图6.17,64,6.8.1L和W的变化(续),尺寸缩小的原因是在蚀刻（etching）过程中，多晶硅（Ploy）被腐蚀掉了。另一方面，扩散区又延伸进去了，两边合起来延伸了2Ldiff，故沟道长度仅仅是，L=Ldrawn2Lpoly2Ldiff这2Ldiff是重叠区，也增加了结电容。Cgs=WLdiffCoxCgd=WLdiffCox式中Cox是单位面积电容。,65,6.8.2迁移率的退化,众所周知，MOS管的电流与迁移率成正比。在设计器件或者计算MOS管参数时，常常假定是常数。而实际上，并不是常数。从器件的外特性来看，至少有三个因素影响值，它们是：温度T，垂直电场Ev，水平电场Eh。1）特征迁移率00与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。0还与温度T有关，温度升高时，0就降低。如果从25增加到100，0将下降一半。因而，在MOS管正常工作温度范围内，要考虑0是变化的。,66,迁移率的退化（续）,2）迁移率的退化与电场强度通常，电场强度E增加时，是减小的。然而，电场E有水平分量和垂直分量，因而将随Ev，Eh而退化。通常，可以表示为，=0(T)fv(Vg,Vs,Vd)fh(Vg,Vs,Vd)其中，0(T)是温度的函数，0(T)=kTM于是，在半导体Si内，M=1.5，这是Spice中所用的参数。但在反型层内（NMOS管），M=2，所以，一般认为，M值是处在1.52之间。0的典型值为，N沟道MOS管，0=600cm2/VS；P沟道MOS管，0=250cm2/VS。式中fv是垂直电场的退化函数；fh是水平电场的退化函数。,67,迁移率的退化（续）,通常，fv采用如下公式，式中，Vc是临界电压，Vc=ctox，c是临界电场，c=2105V/cm。垂直值退化大约为25%50%。水平电场对的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，N型Si的0远大于P型Si的0。然而，这两种载流子的饱和速度是相同的。对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，P沟道管子的性能与N沟道管子差不多相等。这并不是P型器件得到改进，而是N型器件有所退化。,68,迁移率的退化（续）,经过长期研究，已经确定，在电场不强时，N沟道的确实比P沟道的大得多，约2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，N管与P管达到同一饱和速度，得到同一个值。它与掺杂几乎无关。,69,6.8.3沟道长度调制,简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，L=L式中是漏极区的耗尽区的宽度，如右图所示，且有其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。,图6.18,70,6.8.4短沟道效应引起门限电压变化,迄今，我们对MOS管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是VT的减小。）加在栅极上的正电压首先是用来赶走P型衬底中的多数载流子空穴，使栅极下面的区域形成耗尽层，从而降低了Si表面的电位。当这个电位低到P型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。,71,短沟道效应引起门限电压变化(续),栅极感应所生成的耗尽区，与源、漏耗尽区是连接在一起的。显然，有部分区域是重叠的。那里的耗尽区是由栅极感应与扩散平衡共同形成的。差不多一半由感应产生，另一半由扩散形成。这样，栅极电压只要稍加一点，就可以在栅极下面形成耗尽区，如下图所示。QB=QBQL故门限电压VT必然降低。,图6.19,72,短沟道效应引起门限电压变化(续),对于长沟道MOS管，影响不大。但是当沟道长度LVgs，漏极发出的电力线就会落到沟道与SiO2的界面上，改变了Si表面的电位分布。这时，漏极象一个不希望的第二栅极，调制了栅极下面的电荷量，使门限电压发生变化。,图6.22,75,第二栅现象（续）,有人证明，考虑第二栅效应的门限电压为VT=VTVds式中是静态反馈系数，且有式中Xpmax是沟道下面的耗尽层深度。这种由漏极感应使电位势垒降低，从而减小门限电压的效应，对于短沟道器件，在门限值附近是很严重的。,76,第二栅现象（续）,如果Vds足够的高，Vgs足够的低，第二栅效应还会影响穿透。穿透是指，在漏源之间，不受栅极控制的、一种局部表面电流，是一种漏电流。栅极电位可以使Si表面形成反型层，同样的机理，漏极电压降低了沟道下面的电位势垒，只要当这个势垒足够低，电流就会流过这条通路。这是一种从背面来形成反型层的沟道，使得器件对穿透更为敏感。显然，这个范畴基本上是属于两维的，很难获得穿透电压VPT的计算公式。,77,第二栅现象（续）,当栅极电压较低时，穿透更严重。器件的沟道越短，穿透越严重。通常，穿透电压是沟道长度的线性函数，如图所示。穿透电压VPT的测量，是以漏电流1A为准，栅极电压为0。为了区分是短沟道原因，还是狭沟道原因，W取100。可见，沟道越短，穿透电压越低，器件漏电越严重。,图6.23,78,第二栅现象（续）,在MOS器件中，为了克服这种缺点，采取以下办法：L不要取太短。减小SiO2层厚度，因为tox减小后，加强了电容性耦合，使得Si表面电位接近于栅极。那么，这种由于Vds引起的第二栅效应，从背面形成反型层的可能性