使用D触发器设计一个11001序列检测器.doc

讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。1.原件介绍D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04）， 集成电路引脚2.设计思路根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为1，外部输出Z为0；当外部输入x第二个为1，外部输出Z为0；当外部输入第三个x为0，外部输出Z为0，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为:输入X011100101输出Y000000100 要判别序列检测器是否连续接收了11001，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x输入第一个1，检测器状态由A装换到B，用状态B记载检测器接受了11001序列的第一个1，这时外部输出Z=0；x输入第二个1，检测器状态由B装换到C，用状态C记载检测器接了“11001”序列的第二个1，外部输出Z=0；x输入第三个0，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。 00000011001010FEDCAB00001010状态转换表现态X01AA0B0BA0C0CD0B0DE0A0EA0F1ZAQ2Q1Q0000001010011100000000100001 Q2*AQ2Q1Q0000001011010110000010100000Q1*AQ2Q1Q0000001011010110000100101100Q0*AQ2Q1Q0000001011010110000100110010得到状态方程和输出方程Z=AQ2*=Q1*=Q0*=D2=Q2*D1=Q1*D0=Q0* 3.未用状态关于未用状态涉及到了D触发器自启动的检验：前一状态为 111时，Q3*=A; Q2*=0; Q1*=A,下一状态为有效状态。前一状态为110时，Q3*=A; Q2*=1; Q1*=1,对A值分类讨论：A=0,下一状态为有效状态；A=1，下一状态为111，再下一个状态为有效状态。4.实际代码设计与仿真MOORE机有交迭的程序设计libraryieee;useieee.std_logic_1164.all;entityschkisport(din,clk,rst:instd_logic;sout:outstd_logic);endschk;architecturebehaveofschkistypestatesis(s0,s1,s2,s3,s4,s5);signalst,nst:states:=s0;begincom:process(st,din)begincasestiswhens0=ifdin=1thennst=s1;elsenstifdin=1thennst=s2;elsenstifdin=0thennst=s3;elsenstifdin=0thennst=s4;elsenstifdin=1thennst=s5;elsenstifdin=1thennst=s2;elsenstnst=s0;endcase;endprocess;reg:process(clk,rst)begin-shixujinchengifrst=1thenst=s0;elsifclkeventandclk=1thenst=nst;endif;endprocessreg;sout=1whenst=s5else0;endbehave;仿真结果小的体现了交迭mealy有交迭的程序设计library ieee;use ieee.std_logic_1164.all;entity schk2 is port(din,clk,rst:in std_logic; sout:out std_logic);end schk2;architecture behave of schk2 is type states is(s0,s1,s2,s3,s4,s5); signal st:states :=s0;begin process(clk,rst,st,din) begin if rst=1 then st if din=1 then st =s1; else st if din=1 then st =s2; else st if din=0 then st =s3; else st if din=0 then st =s4; else st if din=1 then st =s5; else st if din=1 then st =s2; else st st =s0;end case; if(st=s5) then sout=1; else sout = 0;end if ; end if;end process;end behave;实现检测11001的图体现交迭的图 Mealy机无交叠的libraryieee;useieee.std_logic_1164.all;entityschk2isport(din,clk,rst:instd_logic;sout:outstd_logic);endschk2;architecturebehaveofschk2istypestatesis(s0,s1,s2,s3,s4,s5);signalst:states:=s0;beginprocess(clk,rst,st,din)beginifrst=1thenstifdin=1thenst=s1;elsestifdin=1thenst=s2;elsestifdin=0thenst=s3;elsestifdin=0thenst=s4;elsestifdin=1thenst=s5;elsestifdin=1thenst=s0;elsestst=s0;endcase;if(st=s5)thensout=1;elsesoutifdin=1thennst=s1;elsenstifdin=1thennst=s2;elsenstifdin=0thennst=s3;elsenstifdin=0thennst=s4;elsenstifdin=1thennst=s5;elsenstifdin=1thennst=s0;elsenstnst=s0;endcase;endprocess;reg:process(clk,rst)begin-shixujinchengifrst=1thenst=s0;elsifclkeventandclk=1thenst=nst;endif;endprocessreg;sout=1whenst=s5else0;endbeh