第六章_时序逻辑电路(调整序列码)050927

第六章时序逻辑电路 第一节寄存器第二节计数器第三节一般时序电路 数字逻辑电路 组合逻辑电路 组合电路时序逻辑电路 时序电路 功能上 任何时刻的稳定输出 不仅与该时刻输入有关 还与电路原状态有关 即与以前的输入有关 结构上 由组合电路和存贮电路组成 时序电路特点 时序电路一般结构 按有无统一时钟脉冲分 同步 有统一CP 状态变更与CP同步 异步 无统一CP 状态变更不同步 逐级进行 时序电路分类 按输出信号特点分 米里型 输出信号不仅与存贮状态有关 还与外部输入有关 莫尔型 输出信号仅与存贮状态有关 按通用性功能分 典型时序 移存器 计数器 序列信号发生 检测器一般时序 任意时序逻辑命题 外部输入改变存储状态 状态改变输出 时序电路的状态表和状态图 状态表 反映时序电路的输出Z 次态yn 1 输入x和现态yn之间的逻辑关系和状态转换规律的表格 现态 输入 次态 输出 减计数 加计数 状态图 表示时序电路的状态 状态转换条件 方向 及状态转换规律 米里型 莫尔型 yn yn 1 X Z 输出与状态 输入有关 输出仅与状态有关 实际时序电路中 若有n个触发器 记忆单元 一般有N个状态 2n 1 N 2n 暂时存放数据或二进制代码的电路 分类 数码寄存移位寄存 1 功能 接收 存贮 传送数码 2 构成 一个触发器能存一位二进制信息 存n位B码要用n个触发器 各种触发器均可 但以D触发器构成最简单 1寄存器 寄存器 一 数码寄存器 3 分类 有单拍 双拍之分 单拍 只要接收指令到 就可存贮 多用D触发器 双拍 需要清零和接收两步完成 多用RS触发器 拍 脉冲 单拍 用1个脉冲双拍 用2个脉冲 准备好数据 有CP时Qn Dn 第1拍 清零 第2拍 存数 4 集成寄存器举例 74LS175 特点 四位数码寄存器 由维持阻塞D触发器构成 附加控制功能 异步清零 注 有的寄存器还具有三态控制 保持控制等功能 如CC4076 74LS175工作波形 t1t2t3 Rd 1 清0 D1D2D3 Q1Q2Q3波形略 存1个数据占用1个cp 功能 寄存 移位 构成 相同的寄存单元 无空翻触发器 共用统一的时钟脉冲 同步工作 分类 单向 双向 二 移位寄存器 移位 在指令 cp 作用下 触发器状态可向左右相邻的触发器传递 1 电路 4个相同寄存单元 4个JK触发器 同步cp为移位指令 移1 即 Qn 1 1 J 1 K 0移0 即 Qn 1 0 J 0 K 1 1 单向移位寄存器 4位 右移为例 JK触发器构成 串入 数据端 串出 数据端 2 移位状态表 并出 1011 00011011 11014 0011012 011013 1011 3 移位寄存器的工作波形 CP D Q0 Q1 Q2 Q3 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 0 0 1 1 1 4个脉冲以后可从Q3 Q0并行输出1101 8个脉冲以后可从Q3串行输出1101 1 选通门 与或逻辑 2选1数据选择器 1 F AX BXX 1 F AX 0 F B A B F X 1 2 并行输入移位寄存器 可预置数的移位寄存器 X 控制信号 2 电路 4位 右移 JK触发器构成 X控制信号 X 0 置数 X 1 右移 Dr右移数据输入端 D3 D0并行数据输入端 3 移入数据可控的并行输入移位寄存器 Z 3 双向移位寄存器 加选通门构成 X控制信号 X 0 左移 X 1 右移 Dr右移数据输入端 DL左移数据输入端 双向移位寄存器示例 X控制信号 X 0 左移 X 1 右移 1 74LS194 4 集成双向移位寄存器 4位 194 195等8位 164 198等 无 表示上升沿有效 附 图形符号公共控制框总限定符号 SRG4方式关联M0 M3 四种方式M0 方式0保持M1 方式1右 下 移M2 方式2左 上 移M3 方式3并入 同步置数 控制关联Cm C4公共输出框 扩展应用 2片194实现8位双向移位寄存器 2 194应用 194应用举例 逻辑电路及cp S1 S0如图 说明功能 即t4时刻 输出F与二进制M N在数值上的关系 假定M N的状态始终不变 注 283全加器194双向移位寄存器 解 思路 按时间分析 所以t4时刻 F 8M 2N 2 环形计数器 设初始状态 1000 则可依次循环变化 有效循环 5 移位寄存器的应用 1 实现数据串 并转换 例略 4个D触发器构成的右移移位寄存器 首尾相接即D0 Q3 优点 电路结构简单 有效状态只含一个1 或0 不需要另加译码电路 缺点 状态利用率低 24 16个状态中只用了4个状态 2n n个没用 特点 3 扭环形计数器 优点 状态利用率提高一倍 且每次状态更新只有一个触发器改变状态 因此译码时不会产生竞争冒险 缺点 状态利用率低 24 16个状态中只用了8个状态 2n 2n个没用 特点 一组特定的串行数字信号称为序列信号 产生序列信号的电路称为序列信号发生器 例 用8选1数据选择器组成11101000序列信号 6 序列信号发生器 1 用数据选择器实现 修改D0 D7的高 低电平值即可得任意序列信号 例 用3位移位寄存器产生00010111序列信号 设序列信号位数为m 移位寄存器个数为n 应取2n m 列移位状态表 确定D0的取值 求驱动方程为 2 用移位寄存器加反馈电路实现 00001 100010 200101 301011 410111 501110 611100 711000 810001 D0 设定初始状态及移入数据 逻辑图 若反馈式移位寄存器的反馈函数为异或函数 则产生的脉冲序列信号为线性脉冲序列 若异或反馈函数设计的合适 可得循环长度最长的线性脉冲序列 即M序列 码长为m 2n 1 3 M序列发生器 例 设计M序列信号111100010011010发生器 解 列移位状态表 分析 序列长度P 15 需用4个触发器 序列信号助记为111100010011010 78910 列移位状态表 续 确定D0的取值 求驱动方程为 序列信号 111100010011010 011110 1111100 2111000 3110001 逻辑图 注 在序列组合中缺少0000状态 使其不能自启动 修改反馈逻辑函数可使电路具有自启动功能 具有自启动功能逻辑图 构成 1个触发器有2个状态 可计2个二进制数 0 1 n个触发器有2n个状态 可计2n个数 n位二进制数 2计数器 计数 累计输入脉冲的个数 分类 本节内容 一 二进制计数器 二 十进制计数器 三 任意进制计数器 四 特殊进制计数器 五 计数器主要应用 1 异步 2 同步 3 集成计数器 1 分析 同步 异步 2 设计 同步 异步 3 集成计数器 1 复位法和置位法 2 级联组合的方法 1 移位寄存器型计数器 2 作顺序脉冲发生器 3 作序列信号发生器 3 集成任意进制计数器 一 二进制计数器 分析设计方法 1 分析计数状态表 找各触发器状态翻转的规律 2 根据所用触发器确定电路连线 二进制计数器构成简单 规律性强 用观察法 1 异步二进制计数器 列计数状态表 1 加计数器的设计 分析 F2 计数翻转 CP2 Q1 1 0 用T 触发器 清零 F0 计数翻转 CP0 计数输入cp 用T 触发器 F1 计数翻转 CP1 Q0 1 0 用T 触发器 00 规律 由JK触发器构成T 触发器 由D触发器构成T 触发器 电路 逻辑图 由D触发器构成 从时序图可以看出 若计数输入脉冲频率为f0 则Q0 Q1 Q2 Q3端输出脉冲的频率依次为f0 2 f0 4 f0 8 f0 16 即为计数器的分频功能 1000 0100 1100 0010 1010 0110 1110 0001 1001 1111 0000 时序图 12345678910111213141516 0 列计数状态表 2 减计数器的设计 分析 F2 计数翻转 CP2 Q1 0 1 用T 触发器 清零 F0 计数翻转 CP0 计数输入cp 用T 触发器 F1 计数翻转 CP1 Q0 0 1 用T 触发器 规律 电路 时序图 略 3 异步二进制可逆计数 设置控制端C 如设C 1时 加计数 D CPi Qi 1 C 0时 减计数 D CPi Qi 1 加选通门即可实现 电路 有统一的CP 状态更新与CP同步 共用CP信号源 CP负载较重 速度快 主要用于构成任意进制计数器 地址计数器 脉冲发生器等 1 加计数器的设计 计数状态表 2 同步二进制计数器 分析 清零 同步计数器CP0 CP1 CP2 CP入 F0 计翻 T触发器 T0 1 F1 计翻 T触发器 T1 Q0 F2 计翻 T触发器 T2 Q1Q0 T触发器 T 0 保持 T 1 翻转 000 逻辑图 T0 1 T1 Q0 T2 Q1Q0 用JK实现 J K T 逻辑图 4位二进制加计数器 C 1111 进位输出 加控制端和选通门进行选择 电路设计课下自行练习 2 减计数器的设计 同理可得 逻辑图 3 可逆计数器 计数状态表 3 集成二进制计数器 异步 74LS197 74LS293 74LS393 双16进制计数器 2 8 16进制计数器 cpA 2进制cp cpB 8进制cp 7位 CC4024 12位 CC4040 14位 CC4060 4位 同步 74161 异清 Cr 同置 LD 使能ETEP 进位Co ETQ3Q2Q1Q074163 同清 Cr 同置 LD 使能ETEP 进位Co ETQ3Q2Q1Q074LS191 16 可逆 无清 异置 LD 控制端D U 1减 0加 74LS193 16 双时钟 异清 Cr 异置 LD 时钟CPU CPD 1 加CPU 1 CPD 减74LS169 16可逆 无清 同置 LD 控制端D U 1减 0加 使能S1S0 S1 S0 0 计数 1 74293 4级JK触发器 异步4位二进制计数器 功能表 符号 CP连接 CPA CP入 二进制 Q0输出 CPB CP入 八进制 Q3Q2Q1输出 CPA CP入 且CPB Q0 十六进制 Q3Q2Q1Q0输出 74161功能表 P153 2 74161 74163 同步4位二进制计数器 同步置数 74163功能表 2 74161 74163 同步4位二进制计数器 同步清零 与161的唯一区别 2 74161 74163 续 特点 Co ETQ3Q2Q1Q0 公共控制框 公共输出框 总限定符号 CTR4 DIV16 方式关联M1 M2 与关联G3 G4 控制关联C5 图形符号 普通符号 低位全1 高位进位 加1计数 扩展应用 级联原则 3片74161构成12位同步计数器 当Q3Q2Q1Q0 1111时 Co1 1 ET2 EP2 1 161 2 可计数 当Q3Q2Q1Q0 1111时 Co1 1 ET3 1 且Q7Q6Q5Q4 1111时 Co2 1 EP3 1 161 3 可计数 3 74191 同步4位二进制可逆计数器 特点 功能表 符号 4 74193 同步4位二进制可逆计数器 双时钟 异清 Cr Cr 1 CT 0 加计数 CPD 1 G2 1且CPU 减计数 CPU 1 G1 1且CPD 方法 由逻辑图写输出方程 触发器的驱动方程 即J K D R S的表达式 将驱动方程代入特征方程 得计数器的状态方程 即Qn 1的方程 列计数状态表 画状态图 时序图 检查自启动 确定逻辑功能 二 十进制计数器 十进制计数 符合习惯 便于显示 常用 分析设计时直接观察有困难 有一套分析设计方法 1 十进制计数器的分析 已知逻辑图 1 同步十进制加计数器的分析 说明 同步计数 CP1 CP2 CP3 CP4 CP入 由JK触发器构成 异步清0端RD 输出方程 驱动方程 计数器状态方程 依次设初态求次态及输出 得状态表 状态图 时序图 状态表 设初态 求次态 状态图 时序图 暂略 状态 输出 自启动能力4个触发器共16种状态 只用10种 有效状态 构成有效循环 尚余6种状态 无效状态 未用 若由于某种原因电路进入无效状态 在CP作用下能进入有效状态称具有自启动能力 将无效状态作初态求次态及输出 可以判断自启动能力 功能 JK触发器构成的 具有自启动能力的同步8421BCD十进制加计数器 1010 1011 0100 状态图 时序图 2 异步十进制加计数器的分析 说明 异步计数 CP0 CP1 CP2 CP3不同步 由JK触发器构成 异步清0端RD 计数器状态方程 异步顺序 CP入 Q0 Q1 Q2 Q3 状态表 CP0 CP1 CP3 CP2 产生有效CP时为1 否则为0 设初态求次态 自启动能力 似同步计数器 自行分析 功能 JK触发器构成的具有自启动能力的异步8421BCD十进制加计数器 状态图 由设计要求确定触发器个数n 2n 1 N 2n 列计数状态表 激励表 求驱动方程 输出方程 检查自启动 画逻辑图 1 设计一个8421BCD同步加计数器 触发器个数n 4 选JK触发器 列计数状态表 激励表 2 十进制计数器的设计 方法 计数状态表 同步加计数器有统一的CP JK确定举例 Q0 0 1J0K0 1 Q1 0 0J1K1 0 Q2 0 0J2K2 0 Q3 0 0J3K3 0 第1拍 激励表 计数状态表 同步加计数器有统一的CP JK确定举例 Q0 1 0J0K0 1Q1 0 1J1K1 1 Q2 0 0J2K2 0 Q3 0 0J3K3 0 第2拍 计数状态表 同步加计数器有统一的CP JK确定举例 Q0 1 0J0K0 1Q1 0 1J1K1 1 Q2 1 1J2K2 0Q3 0 0J3K3 0 第6拍 计数状态表 同步加计数器有统一的CP JK确定举例 Q0 1 0J0K0 1Q1 0 0J1K1 0 Q2 0 0J2K2 0 Q3 1 0J3K3 1 第10拍 同理得 求驱动方程 输出方程 画逻辑图 设无效状态为初态 代入特性方程求出次态进行判别 检查自启动 自行分析 输出方程 驱动方程 CP0 CP入余CP尽量选用相邻低位的Q 应满足的条件是 本位有变化时 低位Q也有变化 且变化方向一致 2 设计一个8421BCD异步十进制加计数器 了解 确定CP原则 分析 清零 F0 计翻 CP0 CP入 F1 计数翻转 当Q1有变化时 Q0都为1 0 故取CP1 Q0 F2 计数翻转 当Q2有变化时 Q1都为1 0 故取CP2 Q1 F3 计数翻转 当Q3有变化时 Q2并未都变化 故不能以Q2作为CP3 选取CP3 Q0 异步设计首先确定CP 根据CP0 CP3的取值 各触发器形成CP的情况 1 有CP脉冲 0 无CP脉冲 确定为 CP0 CP入 CP1 Q0 1 0 CP2 Q1 1 0 CP3 Q0 1 0 例1 CP0 CP入 CP1 Q0 1 0 CP3 Q0 1 0 例2 CP0 CP入 CP1 CP3 Q0 1 0 CP2 Q1 1 0 状态表 激励表 JK确定举例 Q0 0 1J0K0 1 Q1 无CP1 保持Q2 无CP2 保持Q3 无CP3 保持 第1拍 CP0 CP入 CP1 Q0 CP2 Q1 CP3 Q0 状态表 激励表 JK确定举例 Q0 1 0J0K0 1Q1 0 1J1K1 1 Q2 无CP2 保持Q3 0 0J3K3 0 第2拍 CP0 CP入 CP1 Q0 CP2 Q1 CP3 Q0 状态表 激励表 JK确定举例 Q0 1 0J0K0 1Q1 1 0J1K1 1Q2 1 0J2K2 1Q3 0 1J3K3 1 第8拍 CP0 CP入 CP1 Q0 CP2 Q1 CP3 Q0 状态表 激励表 JK确定举例 Q0 1 0J0K0 1Q1 0 0J1K1 0 Q2 无CP2 保持Q3 1 0J3K3 1 第10拍 CP0 CP入 CP1 Q0 CP2 Q1 CP3 Q0 驱动方程 J0 K0 1 由激励表 利用卡诺图化简 求得 J2 K2 1 检查自启动 自行分析 画逻辑图 略 3 集成十进制计数器 异步 74LS196 2 5 10 两个CP CPA 2进制 CPB 5进制 74LS290 2 5 10 两个CP CPA 2进制 CPB 5进制 同步 74160 异清 Cr 同置 LD 类似74LS161 74162 同清 Cr 同置 LD 类似74LS163 74LS190 十进制可逆 无清 异置 LD 控制端D U 1减 0加 类似74LS191 74LS192 双时钟 异清 Cr 异置 LD 时钟CPU CPD 1 加CPU 1 CPD 减 类似74LS193 CC40192 74LS168 十进制可逆 无清 同置 LD 控制端D U 1减 0加 使能S1S0 S1 S0 0 计数 类似74LS169 CC4510 功能表 1 74LS290 异步2 5 10进制加计数器 置9优先 逻辑图 逻辑图 F0 F1 F2 F3 8421码 5421码 图形符号 R01R02 11 CT 0 清零 S01S02 11 Z3 13CT 1 QA 13CT 4 QDQCQB 100 QDQCQBQA 1001 置9 传统符号 2 其它集成十进制计数器 略 160 162 类似二进制计数器的161 163190 192 191 193169 常用集成计数器列表 常见的集成计数器芯片主要有十进制 十六进制 7位二进制 12位二进制 14位二进制等 三 任意进制计数器和分频器 任意进制计数器只能用已有的计数器芯片通过外电路的不同连接方式实现 即用组合电路产生复位 置位信号得到任意进制计数器 1 计数容量小于集成芯片容量时 采用复位法和置位法 1 复位法 计数到N时 清0 写出N的二进制形式 N 2 全部Q为1的端相与非 Cr 或者 相与 Cr 清0不可靠时 加门延时或RS锁存器 异步复位法 适用于异步清零的集成计数芯片 当满足清0条件时 立即清0 异步复位法和同步复位法两种 解 N 0110 2 RO1RO2 Q2Q1 即Q2 RO2 Q1 RO1 计数状态表 例 用74LS290实现N 6计数器 0110 该状态稍纵即逝 不构成稳定状态 CP入 1000 0100 1100 0010 1010 0000 1234567 时序图 Cr 原理 输出 0110时 SD 1 只要CP 则 RD 故Q Cr 0 输出 0110时 RD 1 SD 0 Q Cr 1 清零 当CP又回到1后 RD 0故Q Cr 0 Cr 当输出 0110时 R01 R02 1产生清0脉冲Cr 计数器输出 0000 Cr较窄 有时会清0不净 如0110 0100发生错误 一般应用时加RS锁存器 加RS锁存器后 Cr展宽为CP脉冲的低电平时间 例 用74LS163实现N 6 计数状态表 适用于同步清0的集成计数器 当满足清0条件时 需等下一个CP脉冲来到后才能清0 多占一个CP脉冲 故需N 1 2 置数法 同步置数 当满足置数条件时 需等下一个CP脉冲来到后才能置数 多占一个CP脉冲 故需N 1 有置0 置最大数 利用Co置最小数三种方法 例 分别用异步置0芯片 190 191 192 193 同步置0芯片 160 161 162 163 实现N 6计数 0110 满足置数条件 立即置数 该状态不稳定 最大数即十进制的1001 十六进制的1111 下一个状态自然归0 显然 比置0时多一个稳定状态 最大数状态 故异步置数 计到 N 1 时置最大数 同步置数 计到 N 2 时置最大数 例 异步置数 190 191 192 193 实现N 6 利用LD端值最大数 Q3Q2Q1Q0 0101时立即置数成1001 计数状态表 例 同步置数 160 162 161 163实现N 6 Q3Q2Q1Q0 0100时 等到下一个CP才置数成1111 计数状态表 为什么选用4个变量与非 利用进位输出端 跳过计数值小的多余状态 置成有效循环状态中的最小数 即异步置数 D 最大数 N 2同步置数 D 模 N 2 例 异步置数 190 191 192 193实现N 6 用进位输出端置最小数 一般异步计数器无进 借位输出端 故多为同步计数器 191 16进制 D 1111 0110 1001 190 10进制 D 1001 0110 0011 例 异步置数 190 191 192 193实现N 6 191 16进制 D 1111 0110 1001 190 10进制 D 1001 0110 0011 1111 1001 Co 1 立即置数 同步置数 161 163 160 162实现N 6 161 16进制 D 10000 0110 1010 160 10进制 D 1010 0110 0100 Co 1下一拍置数 6个稳定状态组成6进制 同步置数 D 模 N 2 计数容量小于集成芯片容量时计数方法总结 计数方法 复位法 置位法 异步复位 N 2 同步复位 N 1 2 置0 置最大数 用Co置循环圈中最小数 异步 N 2 同步 N 1 2 异步 N 1 2 同步 N 2 2 1111或1001 异步D 最大数 N 2同步D 模 N 2 最大数 1111 1001 模 10000 1010 2 计数容量大于芯片容量时 采用多片级联组合的方法实现任意进制计数 例 串行CP方式N 10 10 100 并行CP方式N 10 10 100 时钟控制 使能控制 2 当N为素数时 即N不能分解为N1和N2 采用整体清0 整体置数方式 注 异步清0法 可靠性差 进位输出需另加译码电路 例 整体清0方式 用2片160 异步清0 实现N 29 同步置数 N 1 2 00101000 例 整体置数方式 用2片160 同步置数 实现N 29 T213是任意模异步计数器 不需外接电路 可获得2 16之间任意进制计数 且内部具有锁存功能 不会发生反馈竞争状态 工作可靠 按功能表连线即可 3 集成任意进制计数器 四 特殊进制计数器 12归1 要求 用2位十进制数BCD码表示计数状态 计数状态 十位个位000000010000001000000011000001000000010100000110000001110000100000001001000100000001000100010010 十位个位000010001000011001000010100110001110100001001100001000110010 或者 十进制计数便于译码显示输出 290 2 5 10异步计数器异步清0 异步置数 1 用74LS290实现12归1 当Q20Q23Q22Q21Q10 10011时 2 片清0 1 片保持不变 仍为1 结果使Q20Q23Q22Q21Q10 00001 实现12归1的计数 当Q23Q22Q21Q10组由1001 0000时 产生十位的计数脉冲 Q20由0 1 由Q20和Q23Q22Q21Q10组成十位和个位 上电后全为0 也可组成十进制 12归1电路 分析 1 0 说明 同样方法可实现 7翻1 30翻1 等 CP入 2 用可逆计数器74LS191实现12归1计数 思考 1 用2片74191设计12归1电路 2 用1片74191加1个D触发器设计12归1电路 允许加少量门电路 五 主要应用 1 用移位寄存器构成环形计数器就是一个顺序脉冲发生器 CP端不断输入系列脉冲时 Q0 Q3端将依次输出正脉冲 并不断循环 在电路的多个输出端依次发出脉冲 1 移位寄存器型计数器 1 环形计数器 2 扭环形计数器 2 顺序脉冲发生器 2 用集成计数器和译码器实现顺序脉冲的发生电路 161构成八进制计数器 Q2Q1Q0 000 111 产生138的译码输入 138在Q2Q1Q0的作用下 依次从 P0 P7输出一个负脉冲 CP 时 Q2Q1Q0准备好地址 CP CP 时 译码输出 说明 例 8进制计数器和8选1数据选择器组成11101000序列信号 3 用计数器作序列信号发生器 修改D0 D7的高 低电平值即可得任意序列信号 3一般时序电路 寄存器 移位寄存器 计数器 任何时序逻辑命题 组合电路门构成 存储电路主要由触发器构成 时序电路一般组成 一 一般同步时序电路的分析 1 分析电路组成 确定组合电路部分和存贮电路部分 2 写出组合电路的全部输出函数和存贮电路的激励函数 3 列组合电路状态真值表和时序电路次态真值表 4 建立时序电路的状态表和状态图 5 功能描述 同步时序电路的特点 有统一的CP 状态的更新在CP的上升沿 或下降沿 无CP时 如有外输入X的变化 会引起输出 组合电路的输出 的变化 但存储电路的状态不变 分析方法 举例 分析已知逻辑电路图 P168 存贮部分 2个JK触发器 组合部分 由与非门 异或门 反相器构成 1 组成 J0 K0 1 J1 K1 X Q0 2 组合输出 控制函数 Q0 Q1 3 状态真值表和次态真值表 列出输入及触发器状态的各种组合 求出相应的输出及次态 如 由XQ1Q0 000求出 Z 0J1 0K1 0由J1 K1 0 Q1n 1 0由J0 K0 1 Q0n 1 1 3 状态真值表和次态真值表 列出输入及触发器状态的各种组合 求出相应的输出及次态 如 由XQ1Q0 011求出 Z 1J1 1K1 1由J1 K1 1 Q1n 1 0由J0 K0 1 Q0n 1 0 3 状态真值表和次态真值表 列出输入及触发器状态的各种组合 求出相应的输出及次态 如 由XQ1Q0 111求出 Z 0J1 0K1 0由J1 K1 0 Q1n 1 1由J0 K0 1 Q0n 1 0余类推 4 状态表和状态图 由状态真值表和次态真值表可得状态表和状态图 状态表 如 原态 00时 X 0 次态 01 Z 0 X 1 次态 11 Z 1 余类推 4 状态表和状态图 由状态真值表和次态真值表可得状态表和状态图 状态图 状态表 Z 0000 若Z ZCP时的波形 见书P169 0100 0010 0111 1001 1110 1010 1100 1001 1110 6 功能 JK触发器构成的同步可逆四进制计数器 X 0加计数 X 1减计数 5 时序图 触发器数目一般等于编码位数n 1 分析功能要求 建立原始状态图 状态表 2 状态化简 消去多余状态 得最简状态 3 进行状态分配 编码 得二进制状态表 4 确定触发器个数 类型 作激励表 5 求输出函数 控制函数 6 画逻辑图 二 同步时序电路的设计 方法 例 例 设电路共有M个状态 编码位数n为 2n 1 M 2n 依题意 具有一个串行输入端X 一个检测结果端Z 若输入X 010011011100111101则输出Z 000000000100001100需要记忆的状态为 输入 1 11 111 和初态共4个状态 设初态为S0 收到1后为S1 收到11后为S2 收到111后为S3 得 设计举例 用JK触发器设计一个111序列检测器 即检测到输入为111时 输出为1 否则为0 1 建立原始状态图 允许重叠 原始状态图 原始状态表 初态为S0 收到1后为S1 收到11后为S2 收到111后为S3 2 状态化简 观察可知 原始状态表中S2 S3输出相同 次态相同 故S2 S3等价 将S2消替代S3得到简化状态表 状态图 等价条件 同一输入 输出相同 次态 相同 不变等 3 状态分配 编码 3个状态需2位二进制编码选S0 00 S1 01 S2 11得二进制状态表 满足 有 S1 S2 满足 有 S0 S1 S0 S2 满足 有 S0 S1 4 确定触发器 作激励表 2位编码 选2个触发器 0 0 0 1 00 000 1 00 000 1 同理 5 输出方程 控制方程 6 逻辑图 7 有关自启动的说明 如果电路进入无效状态 10 时 应检查电路能否转入正常状态 00 01 11 及输出是否正确 Z 0 可得 故需对Z进行修正 由状态方程 修正电路 略 本章要求 掌握移位寄存器的设计 分析方法 掌握计数器的分析 同步 异步 设计 同步 方法 熟练掌握集成移位寄存器 集成计数器的应用 熟练掌握序列码发生器的分析与设计 熟练掌握一般同步时序电路的分析方法 掌握一般同步时序电路的设计方法 6 56 76 86 126 136 146 156 18 作业 本章完 思考 6 226 24 确定原始状态原则 输入输出不同组合设为不同状态 输入输出相同时 看输入对下一输出作用 不同则设新状态 1 建立原始状态图 确定电路的输入 输出变量 确定电路应当包括的状态个数 确定状态转移方向 步骤 一般不把CP作输入信号 而只作为定时信号 宁多勿漏 确保能实现功能 例1模5的加1 加2计数器 当返回状态0时 有进位输出 试作原始状态图 原始状态表 S0 S1 S2 S3 0 0 1 0 S4 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 X Z 例2 智能机器人能够识别并绕开障碍物 在充斥着障碍物的环境里自由行走 它的前端有一个接触传感器 当遇到障碍物时传感信号X 1 否则传感信号X 0 它有两个控制信号