ISE入门手册 第三章 ISE应用实例.doc

第三章 ISE应用实例3.1 NMOS晶体管的三维模拟这部分介绍了nmos晶体管的工艺和器件的三维模拟过程。工艺模拟部分通过使用ISE的三维工艺模拟器FLOOPS和工艺模拟器DEVICE来完成。在由固定的几何工具执行的所有边界调节操作中提出了一种刻蚀和淀积的特殊方法，然而所有的注入和扩散步骤通过使用ISE的FLOOPS来完成。精度和速度同样可以通过数字描述方法来提高（通过引入数字描述方法来改善）。漏电流和栅电压的关系特性由DESSIS来确定。在文中模拟了相同栅长不同栅宽的三种结构，可以观察到沟道挖角形状的效应对器件性能的影响。1. 前言随着现在CMOS器件尺寸的减小，三维工艺仿真及器件模拟可执行性变的非常重要，这是因为三维效应在器件性能中起着很重要的作用。一些三维效应如下：（1）由于拐角效应，多晶硅在沟槽边缘的形状可以改变器件性能；（2）沟槽氧化物中掺杂剂的减少和堆积；（3）未对准、梯形形状和粗糙的线边缘可以导致错误的栅形状。这种方案提供了可以用于执行如三维工艺模拟、器件设计及性能表征等大部分常见类型模拟的标准模板。其中包含（强调了）一种特殊的允许使用者将工艺模拟和工艺仿真结合的方法学。通过典型的0.18mm NMOS晶体管的例子对该方法进行解释，同样的方法可以用于模拟其它类型的器件。2.方案描述本方案采用GENESIE的专用方案进行模拟，在此模板中的主要模拟参数通常是由用户来定义被用来做为GENESIS的参数：（1）W代表器件的宽度；（2）L代表多晶硅栅的长度。本方案包括ISE的FLOOPS,DEVISE,MESH和DESSIS。在DEVISE中使用不同的实例对工艺和器件模拟进行了说明。（对于工艺和器件模拟来说，使用了DEVISE个别的实例）3.结果讨论3.1使用ISE的FLOOPS,DEVISE和MESH的模拟过程 本文采用ISE的FLOOPS完成注入和扩散模拟，采用DEVISE对边界的刻蚀和淀积进行三维仿真，同时通过淀积可进行氧化仿真，在该工艺中硅的凹陷可忽略，图1描述了这种方法。注入方法的组成部分：（1）产生结构；（2）建立网格；（3）工艺模拟。图1 三维工艺模拟方法此过程的目的是为了通过改变层的材料来产生包括所需层的结构（此工序的目的为了创建包含各种所需层的结构，通过改变层特性（材料），可以在现实的三维工艺每一阶段模拟中再建器件几何尺寸）。在每一个阶段的实际三维工艺模拟中很可能对器件几何结构进行重组。这种结构的网格只建立一次并通过ISE的FLOOPS进行工艺模拟。在注入和扩散的不同阶段都需要这种中间结构，通过改变不同区域的材料进行重构，使用ISE的FLOOPS进行模拟。使用自动过程完成这些步骤。具体过程如下：（1）步骤一：DEVISE对所有的三维淀积和刻蚀步骤进行仿真，并保存器件结构中所有可能被模拟的注入和扩散的地方。（2）步骤二：DEVISE可以生成复合结构。它将所有的保存步骤结合成一个复合结构，同时保留每一步骤中结构的细微变化（细节）并为FLOOPS-ISE产生数字描述平台（表格）。（3）步骤三：对复合结构进行网格或者三维NOFFSET的网格划分。（4）步骤四：FLOOPS-ISE模拟注入和扩散并在单一网格中通过使用材料替代数字描述来重新产生相应的器件结构。材料替代数字描述方法见图2（图2和图4描述了使用数字描述方法的材料替换），和数字描述平台一样，由两个工艺模拟结构组成一个简单的复合结构（显示了一个简单的复合结构的创建和数字描述表格，其中简单的复合结构是由两种工艺模拟结构组成）。复合结构中由材料性质构成的平台部分对重新产生工艺模拟结构是必要的（平台由复合结构材料性质成分构成，这种复合结构对工艺模拟结构再建来说是必须的）。在这种方法的实行过程中，替代是基于在步骤二中由DEVISE产生的信息。在FLOOPS-ISE中该信息通过使用具有一系列必要命令的文本文档进行传递来完成替代。图2 数字描述方案NMOS晶体管的工艺模拟部分使用了如下工具：（1）二维FLOOPS一个FLOOPS-ISE实例完成一维和二维的工艺模拟。（2）PROCEM工艺模拟器DEVISE产生工艺模拟所需的三维几何结构（由前面的描述程序完成第一步）合并这些结构使生成一个复合结构（第二步）。接着准备文本文档进行网格划分。 （3）MESH三维工艺模拟中使用网格对结构进行划分。（4）三维FLOOPSISE的FLOOPS通过实例演示完成三维的工艺模拟（三维FLOOPS一个FLOOPS-ISE实例完成三维的工艺模拟）。使用默认的高级校准平台对注入进行分析模拟。通过标准的+1模型产生出错报告（点缺陷），（通过）应用Hoble错误产生（破坏产生）模型决定了无定形态的深度。不同的电压状态下三对标准扩散模型将会产生不同的出错报告被用来模拟掺杂扩散（三对标准扩散模型被应用在掺杂扩散模拟中，其中考虑了不同的电压状态下的点缺陷）。输入文件中最重要的部分将会在下节中被描述。3.1.1 FLOOPS2D:二维工艺模拟通过使用FLOOPS一维和二维的工艺模拟，可以对器件宽度的交叉部分进行模拟，此交叉部分包括NMOS器件的沟道部分和一半的宽度部分。在这个交叉部分中多晶硅栅的淀积应该被考虑为二维的结构，这是由器件本身结构所决定的。（在这种方式下），沟槽形成时可以获取沟槽拐角形状和所受的压力。接着多晶硅淀积将会在沟槽边缘附近形成栅的实际形状即所谓的薄层。 二维模拟的结果会产生一个二维的边界（见图3）以及三维掺杂剂量和剖面压力（见图4）。图3 二维边界模拟结果图4 二维模拟末端的三维掺杂轮廓经过将保存的模拟结果拟合（在模拟结果保存后，通过拟合），形成三维模拟图。通过使用ISE的三维FLOOPS中特定的描述语句即可完成此拟合过程。描述如下：line z location=0 spacing=0.1 tag=backline z location= spacing= 0.1tag=front在模拟结束前，通过使用GENESISe萃取远离沟槽边缘的氧化硅表面的TopRef变量。在三维结构中产生网格时将会使用此变量。此外，在模拟结束前，在使用MDRAW-Tcl来书写输入文档里，ISE的FLOOPS中额外的边界点会被清除3.1.2 PROCEM:三维工艺模拟过程二维FLOOPS模拟的二维边界作为DEVISE模拟的输入，同时使用PROCEM和几何边界编辑模型。通过使用下面的步骤产生NMOS器件边界：（1）通过拟合产生初始结构（2）通过淀积形成多晶硅再氧化（3）通过几何模型完成隔离板的形成多晶硅再氧化和隔离板的形成以及中间结构的保存使用下面描述语句：(part:save nnode_halo.sat).(part:save nnode_spacer.sat)使用这种方法，步骤一的描述在第3页的第三部分中已经介绍过。相应的三维结构可见图5所示图5 PROCEM边界模拟结果通过对整个结构的仿真，所有被保存的结构将会合并为一个复合结构：(ise:clear)(isefloops:begin)(isefloops:define-step halo nnode_halo.sat)(isefloops:define-step spacer nnode_spacer.sat)(isefloops:finalize nnode_floops_devise.tcl)在这部分的仿真中完成了两件事情：复合结构的产生和方法文件nnode_floops_devise.tcl的保存，在详细的说明下可以使用ISE的FLOOPS重新产生几何结构。假如这样的话，步骤晕状物和隔离板的信息被保存。除了复合边界文件，还有模拟的PROCEM部分中的网格精细划分方法文件。. 3.1.3 MESH:工艺模拟中三维网格的产生复合结构中的边界和网格命令文件被作为MESH产生网格的输入文件。在网格的产生过程中，二维模拟结束前掺入的剂量合并成复合结构。同时（二者选一），三维的NOFFSET被用来产生合适的工艺模拟网格，网格和复合剂量的所有可能出现的结构都在图6中表现出来。图6 网格化后的结果3.1.4 三维FLOOPS：三维工艺模拟三维工艺模拟在这一步骤中完成，二维剖面和复合结构的网格划分被作为ISE的FLOOPS中工艺模拟的输入。对相同系列的注入和扩散模型可以使用二维和三维的工艺模拟。在模拟刚开始时，通过使用PROCEM的数字描述方法产生程序原件。source nnode|PROCEM_floops_devise.tcl注入和扩散步骤中不同结构的产生将使用不同的语言描述：recreate_step halo.recreate_step spacer这些命令在模拟结构中不同的区域建立正确的材料特性。做标记使得注入和扩散中的区域gas变得显而易见。因此，上面提到的步骤允许为了形成特定的区域，可以进行刻蚀和淀积结果的模拟。在此模拟中，利用器件的对称特性是可能的（可能利用器件的对称特性），对于多数步骤，仅仅四分之一的三维NMOS沟道器件被模拟来保留计算资源。然而，在一些步骤中，例如环形注入，至少器件的一半都有必要进行模拟。为了那个目的，产生了两个短的程序。这些程序之一在这一点上反应了器件结构的掺杂剂量和其他的结构（ 这些程序之一反应器件结构和在点与另外一半结构处的掺杂）。通过以下完成程序反应的所谓典范：Reflect nnode_extimpl_fps X它作为文件的输入应该被反应并形成轴线。接着，具有那种名字的器件与输入文件有着特定关系的轴线将被反应。注意轴线的规格是一个易受影响的例子，小写字母axis将反应器件与平面垂直通过轴线的最小坐标有关，大写字母AXIS将反应器件与平面通过轴线的最大坐标有关。文件程序的结果使的_full 作为输入文件的名字，接着，模拟继续被文件所反应：init dfise=nnode_extimpl_fps_full环形模拟的结果如图7所示：图7 三维硼注入模拟结果硼在硅中的注入分布如图7所示。注入的三维效应是由于栅和沟道的遮蔽，注入通过栅和沟道的边缘（也是由于通过栅和沟道的边缘的注入）。对于窄沟道器件，这种三维效应很可能起着非常重要的作用，通过这些例子说明非常有必要模拟整个NMOS器件。这个通过前面描述的Reflect程序可以非常容易的实现。环形注入仅仅是工艺流操作中的一部分，因此非常有必要对器件进行一半以上的模拟，第二个程序用来进行器件结构和剖面图的切割：MeshHALF nnode_haloimp_3D nnode_haloimp_quart它作为输入输出文件的输入端。 复合结构的剖面掺杂与相应的结果文件相对应。因此，四分之一的NMOS器件都有必要进行全过程的模拟。最终的掺杂剖面如图8所示：图8 最后掺杂工艺模拟结果32使用DEVICE和MESH产生器件模拟的结构三维工艺模拟的结果不能够直接用来进行器件特性的模拟，DEVICE是用来完成下面的操作的：（1）剪切1um的衬底（2）建立接触点（3）对结构的四分之一进行网格划分（4）对已经网格划分的结构进行一半以上的器件模拟器件的网格划分及模拟结果如图9所示：图9 器件模拟的仿真的结构33使用DESSIS进行器件模拟标准漏电流作与栅电压的函数特性在模拟的结束时就可以计算出来。首先当漏电压在0.05V左右跳变时，栅极电压将上升到1V。漏电流在第二次跳变中的改变可以参见第7页的图10。图10 电特性模拟结果在器件模拟中使用以下模型：（1）漂移扩散运输模型（2）高迁移率降低模型（3）透明的迁移率模型（在氧化硅的表面迁移率降低）（4）Shockley-read-hall掺杂在结合模型4器件宽度的研究为了了解器件宽度的减小对器件性能的影响，对三种具有不同宽度（0.1，0.7，1.0）的器件分别进行了模拟。由于结构的对称性，所以只需对一半的器件进行模拟。对于以上提到的标准漏电流作为（与）栅电压的函数特性曲线与器件宽度的关系如图11所示：图11 不同宽度器件的电特性模拟结果；其势能是在漏电压为0.05V时测得。观察上面图像，将会感到非常的有意思，与预期的相反，漏极电流随着沟道的变窄在不断下降。众所周知，在低偏置时，器件特性主要由硅沟道边缘的寄生晶体管来控制。可以由图12所示的图像中的0V的栅极电压和漏极0.05V的低电压来了解不规则行为。图12不同宽度器件的电势能模拟结果；这是在漏电压为0.05V栅电压为0V时的势能。跟预期的相同，结果表明电压最大值出现在沟道拐角处。然而，对比三种结构中的电压（静电势），器件沟道越窄电压越低。因此，可以清楚的得出沟道边缘区域的特性决定了低电压器件的行为。这就是为什么通常在器件制造时要给予这部分结构足够的重视。沟道拐角处的沟道氧化层的深度只是浅浅的覆盖。栅极和衬底的图象如图13所示：图13 三种器件宽度下的薄层形状尽管宽为0.7um和1.0um的器件栅极形状非常的相似，但是宽为0.1um的器件却与它们的结构存在着很大的不同。由于窄沟道器件的漏极低电压引起了形状的不同。仔细研究制造过程中结构的变化表明不同的形状出现在线性氧化阶段,参见图14。图14 边缘氧化末期的沟道结构出现这些不同的原因是对这三种结构的氧化是不同的（依靠压力氧化的变化）。氧化（压力）分布见图15。图15 边缘氧化后的压力分布两个宽沟道器件的氮化物掩模板足够大，因此可以在氧化层生长过程中产生足够的压力（在创建了氧化层生长过程中产生足够的压力），以至于氧化分布受到氧化过程的限制。对于窄沟道器件，由于氧化层的不断生长使得氮化物掩模板在不断的升高，这就是窄沟道器件上可以生长厚氧化层的原因。（相反），结果在氮化物掩模板下引起了更大的硅孔（大孔的硅缺陷）。在后来的器件制作过程中，这层氧化物被清除（在这一过程中表面形成一薄层），同时栅氧化层开始生长，进而形成多晶硅栅。工艺模拟中在沟道形成后是通过刻蚀一定厚度的氧化层来清除该氧化层的。在窄沟道器件中由压力决定的化合物氧化效应及对氧化层的清除引起薄层中不同形状的栅的形成（在窄沟道器件中薄层区域，依靠压力的氧化效应和清除氧化物的结合导致了不同形状的栅）。总而言之，在三维模拟中可以显示出具有这些材料特性的化合物的实际的栅形成工艺可以产生许多值得注意的效应。3.2 应变硅CMOS器件的模拟ISE TCAD具有所有的应变硅和锗硅相关器件工艺和器件模拟所需要的模型。为了说明ISE TCAD对可应变硅的模拟，本文给出了应变硅CMOS的工艺和器件模拟。模拟工艺类似于英特尔的90纳米工艺，在栅长50纳米的PMOS沟道中引入压缩应变，在源区和漏区使用埋层SiGe。在NMOS沟道中借助于氮化硅帽层引入拉伸应变。FLOOPS-ISE在工艺模拟中使用了应变硅模型，这个模型考虑到了由于Si和SixGe1x的晶格失配而产生的应变，以及应力和锗对杂质扩散的影响。借助于DESSIS，模拟了应变硅NMOS和PMOS器件的电学特性。在模拟中使用了应变迁移率模型，这种模型考虑到了在高应力区域的迁移率变化。1简介每一种新的提高硅CMOS器件性能技术的出现，都是在几何尺度方面改进的基础上实现的。为了减少短沟道效应，这就要求增加沟道的掺杂浓度和垂直电场强度。然而在几何尺度这两方面的改变，因为杂质散射和高场饱和会影响载流子的迁移率。这样就减少了驱动电流的提高。解决这个问题可采取的办法是，通过改变沟道材料引入应力来增加载流子的迁移率。近几年，在研究组织和半导体行业对CMOS器件表现出很高的兴趣，这种CMOS器件的特点是在沟道中使用应变硅材料。与传统器件相比，应变沟道CMOS晶体管的电学特性明显提高。在应变硅器件中引入了几种技术，主要包括在一层或多层SixGe1-x外延层顶部外延一层或者多层硅材料。这种结构中，SixGe1-x和Si之间的晶格失配会引起应力和相应的应变。常见的方法是在SixGe1-x上生长应变硅。然而，这种方法在MOSFET中引入了窄禁带宽度的材料（SixGe1-x），所以要求我们小心避免穿通。最近，英特尔发表了不同的方法，是在PMOS器件的源和漏中加入SixGe1-x层，该层可以在沟道中产生相当的压缩应力。NMOS器件的制造采用标准的NMOS器件工艺流程。只是最后在源、漏和栅区域淀积一层高拉伸应变的氮化硅，这会在沟道中产生拉伸应力。上面的两种方法，都是利用应力来提高晶体管的性能。下面介绍应变硅PMOS和NMOS的TCAD工艺和器件模拟，英特尔也有类似的报道。2模型描述21 工艺模拟FLOOP-ISE在工艺中模拟使用下面的模型，在NMOS和PMOS器件中使用。221 注入模型在所有的注入步骤中，FLOOPS-ISE使用皮尔逊分布（这个分布是从蒙特卡罗模拟中抽取出来的），胡波乐模型在损伤剖面和无定形模拟中使用。“1”模型在注入过程中模拟点缺陷的产生时使用。222 扩散模型FLOOPS-ISE 中有专门用于模拟应变硅和锗硅结构的模型。这种模型支持衬底不同区域由应变和弛豫状态的硅和锗硅组成。在这个模型中，锗的含量以及应变和弛豫锗硅的边界条件都是在输入文件中给定的。在这种下，可以在模拟中不断的更新。FLOOPS-ISE可以自动的计算结构中的晶格失配和应力分布。所以，这个模型考虑到了由锗的扩散引起的材料组分和应力变化的影响。这个应力可以通过解力学方程计算。这个模型可以模拟PMOS晶体管。在FLOOPS-ISE中锗在高温退火的时候再分布，在模拟过程中被认为是锗扩散的一部分。当然锗的再分布也影响到了其他部分的扩散。FLOOPS-ISE从三方面考虑到这种影响。首先，锗的加入使硅的禁带宽度变窄，第二，锗改变了硅矩阵的热力学平衡，也即是说锗的加入改变了材料点缺陷的平衡。第三，锗和硼结合成一对，这些硼化锗具有电活力，但是不可以移动。这所有三方面中锗对杂质扩散的影响，在默认模型中都考虑了。除了上面提到的在结构中锗的影响，应力改变了晶格的平衡。例如，压应力增加了空位的平衡浓度、减少了填隙位置的平衡浓度。在双扩散模型中，FLOOPS-ISE会自动记入点缺陷浓度的改变对失主杂质扩散的影响。在这个模拟的过程中，FLOOPS-ISE使用了三流点缺陷模型。 默认中，应力在每一步的工艺模拟中都计算，包括基于FLOOPS-ISE中粘弹模型的氧化工艺。这个模型专门用于NMOS晶体管中淀积高拉伸应力层之后的计算。22 器件模拟DESSIS在器件模拟中使用，适用于传输模型的模拟有：流体力学传输模型电子级量子效应密度梯度模型Phillips 统一迁移率模型高场迁移率下降Lucent 迁移率模型（在硅氧化层表面迁移率下降）除了上面的传输模型，还有两个专门的应力模型来描述载流子的输运：Egley应力硅迁移率模型和Bir和Pikus模型，他们用于描述应力对禁带宽度的影响。由于在PMOS中引入了硅锗层，所以就产生了异质结。DESSIS自动使用异质结表面输运方程。3结果和讨论31 NMOS晶体管图1说明了应变硅NMOS晶体管切面的掺杂浓度分布，最主要的器件参数为：多晶栅长度50纳米 氧化层厚度1.2纳米 帽层的厚度75纳米晶体管还描述了高掺杂的源和漏的扩展区图1 在应变硅NMOS管中参杂的分布，距离的单位是微米图2说明了在工艺流结束后，应力张量中XX分量的分布，这描述了器件中平行于沟道方向的应力。在最后的模拟中，淀积了初始应力是1.8 1010dyn/cm2的高拉伸帽层。（这个数值是在文献1的图六中查到的）.图2说明了在源和漏区的帽层高拉伸应力产生的压缩应力。这个应力，反过来诱发了沟道中的拉伸应力。 图2 应力张量中XX分量在应变硅NMOS晶体管中的分布，长度的单位是微米为了加强说明帽层引起的应力分布，可以使用控制模拟，假设淀积的帽层弛豫的生长而且不会引起明显的应力。图3给出了高拉伸应力帽层器件和弛豫帽层器件之间的比较。结果说明帽层中的应力导致了沟道中的拉伸应力。图3 NMOS晶体管帽层中有无高的拉伸应力时应力张量中XX分量分布的比较，距离是微米第5页的图4比较说明了帽层中有无高的拉伸应力时器件的漏极电压电流特性。便于比较，也给出了没有使用应力模型时的器件模拟结果。具有高拉伸应力帽层的晶体管与弛豫帽层的相比饱和电流Idsat提高了大约16的。这和文献1中的图6相吻合。这个应力源自于氧化和其它的工艺过程，对电子输运的影响很小。图4 比较Vg = 1.25 V 时的电流电压特性，使用所有的应力模型和应变帽层（红），使用所有的应力模型和弛豫的俘获层（蓝），没有考虑任何应力效应（黑）图5给出了应力帽层（红）和弛豫帽层（蓝）中漏极的电流和栅极电压的特性，在我们所讨论的技术中，在晶体管中没有使用新的材料。因此，阈值电压和亚阈值电流在应变和非应变器件中非常的类似。很小的大约13mV的改变是应力引起禁带减少的结果。图5 比较使用伸展俘获层（红）和宽松层（蓝）漏极的电流和栅极电压的相关特性32PMOS晶体管图6说明了应变硅PMOS晶体管中掺杂浓度分布以及锗硅层的位置分布。锗硅层大约60纳米深，是在空间结构形成之后源和漏注入和退火之前，外延生长Si0.83Ge0.17形成的。其中器件最重要的参数是： 多晶栅长50纳米 氧化层厚度1.2纳米 锗层 图6 应变硅PMOS中杂质分布，灰色的区域表示锗硅层的位置。距离是微米Si0.83Ge0.17层在结构中包括栅的不同的区域引起压缩应力，。在图7中，可以看见源和漏退火后应力的分布。在FLOOPS-ISE中，应力是依据硅和锗硅之间的晶格失配函数计算的。这个应力可以通过扩散模拟来更新修正。图7 源、漏区形成之后应力张量中XX分量在应变硅NMOS晶体管中的分布，长度的单位是微米为了便于比较，模拟了没有锗硅层的可控PMOS晶体管特性。第6页的图8给出了比较了器件有无锗硅层时的器件特性。同样明显的是，由于锗硅层所引起的应力很明显的改变了沟道中的应力分布。图8 有Si0.83Ge0.17层(左)和没有层（右）器件中应力张量中XX分量在应变硅NMOS晶体管中的分布，距离是微米器件结构中的锗和应力改变了所有杂质的扩散过程。图9比较了上面所说的两种器件的最终掺杂分布。可以明显的看见最终参杂分布的不同。在应力器件中，硼的扩散很多。沟道中的压缩应力增加了空隙位置的浓度，通常硼就是通过空隙位置扩散的，这就导致了硼扩散系数的有效增加。另外，在硼的高浓度区是锗增加了硼的扩散系数。图9 有Si0.83Ge0.17层(左)和没有Si0.83Ge0.17层（右）PMOS器件中最终杂质分布图10比较了有无使用应力迁移率模型时漏电压和电流的模拟特性。这个应力使器件的饱和漏电流Idsat增加大约14%。图10 比较Vg = 1.25 V时有无锗硅层时器件的漏压漏电流特性3.3 应变硅MOSFET的蒙特卡洛（Monte Carlo）模拟这篇文章论证了蒙特卡洛（Monte Carlo）器件模拟器SPARTA123可以对双轴拉伸应变下的器件进行模拟。此外，对应变硅参数文件的使用，其中包括作为应力函数的传输参数，有图解阐明。本文中的例子是直接在绝缘体（SSDOI）NMOSFET上的先进的25nm的应变硅，大致上与已报道的SSDOI MOSFETs 实际测量的版本一致。Quasiballistic传输在远在饱和度速率之上的沟道速率和在检晶仪和方向之间的强的各向异性中得到证实。在方向的当前的CPU使用时间，在统计误差低于3.0% 时，是26分钟，2.1GHZ LinuxPC 1：绪论 在一个MOSFET的沟道上使用应变硅，因为其改进了器件的传输特性并与硅工艺相兼容，使之成为增强CMOS 工艺的诸多很有前途的方法之一。应变硅层可以通过在SiGe衬底上生长一层硅获得。如果硅薄膜足够的薄，则它里面的晶格常数与表面采用大量的SiGe 的接触面平行，从而形成双轴拉伸应变。这种应变使得六个导带能谷中的四个提高（见图1），并且使得重空穴带远离价电子带边缘。图1：在不严格衬底上生长的一层（001）应变硅，谷沿和方向的ISO能量表面分布和传导带能量分布伴随着减少的谷间散射和带间散射随之而来的较小的内平面的有效质量，可以增强应变硅中电子和空穴在内平面的流动性。电子567和空穴689的理论计算和电子10的测量相比，显示出改良的整体流动性。 此外，有效地沟道迁移率通过应力得到很大程度的增强，并且最近通过对n型和型应变硅长沟道MOSFET的测量得到了证实。在另一方面，应变作用使得漂移速度的提高在高电场范围内消失了，并且饱和速率没有改变（见图2），这在图2中得到了说明，图2 显示了电子57和空穴8的理论分析和电子13的实验结果。图2：上图是在应变硅中沿方向的不处于应变作用下的硅中电子内平面速率和电场特性下图是在突然加上电场100kv/cm下电子的瞬间内平面速率的过冲现象应变作用使得特性的增强随着特征尺寸在变小，其中的一个主要原因是纵向电场的增强。幸运的是，准弹道学传输在应变作用下仍然得到了很大的增强，在图2中过冲高峰可以看出来。当平衡状态附近的电子突然处于高电场作用下，准弹道传输就会发生。由于它们最初的低能量，电子在短距离（时间或空间）内不可能发生很强的散射，因此在自由程距离内速率的增加会导致过冲效应，这种效应如图1所示对带的曲率非常的敏感。因此，在图1中全带结构的各向异性会转变为在应变硅作用下过冲高峰的各向异性。如图2所示。准弹道传输体制与纳米级器件类似，这就是在应变作用下性能仍然增强的原因，可以通过测量和蒙特卡洛（Monte Carlo）模拟得到证实。准弹道传输的增加的贡献，不能通过传统的器件模拟观测到可以通过蒙特卡洛（Monte Carlo）模拟对纳米级器件的探测模拟得到，同时计算量是可以承受的。2：器件模拟SSDOI MOSFET是诸多很有前途的应变硅器件结构415之一，因为它结合了应变硅和SOI技术的优点，避免了与SiGe 衬底不相匹配的断层的问题，并且不再需要为阈值电压调整而采用高浓度掺杂的沟道。在先进的应用中采用25nm SSDOI NMOSFET结构，如图3所示。图3：n型MOSFET的交叉断面和掺杂剖面在DESSISTM 和 SPARTA 的指令文件里，在应变区域内的赝晶应变级别，可以借助虚拟的SiGe衬底（在结构4中被去除）中锗的含量来详细说明。此外，Ge的含量在SPARTA 指令文件的Monte Carlo 部分必须详细说明，这样相应的带结构表格就可以使用了。在SPARTA 模拟中，在结晶学 和 沟道方向进行转换也是可能的。文件Strained silicon . par 的参数包含在这个例子中使用的strain.par 的参数文件里。然而，如果有必要比较DESSIS 和 SPARTA对晶体管的模拟结果，那么考虑到栅的长度很短就是一个重要的方面。在这种体制中，不同的表面迁移率模型也会在低于50mv的漏电压下导致线性体制的不同。因此，和导通状态比较的话，在漏电压为50mv情况下，DESSIS的表面迁移率必须调整使得Monte Carlo 电流可以重现。因此，文件strain.par 相应的参数也应该进行修正。SSDOI NMOSFET 输出的特性比较如图4所示图4：图3中25nm n 型SSDOI MOSFET的沿和沟道方向:蒙特卡洛（Monte Carlo）的输出特性，对比漂移扩散的结果注意在这个例子中的参数只对Ge含量为20% 的情况适用。如果另一个应变量时要对SPARTA和DESSIS的结果进行比较，这个参数的设置必须重新调整。只是单独考虑Monte Carlo 模拟对应变的依赖性，这是可以的但不是必需的，也就是说，在这种情况下改变衬底中Ge含量是足够了。图5是栅氧化层小于0.13nm时相应于图4中通态输出特性的沟道速度分布图。从图上可以看出，沿着25nm 的沟道，电子几乎都以一定的速度传输，这种速度比1*107 cm / s 饱和值高许多。图5：n型非应变硅和应变硅SSDOI MOSFETs中，栅氧化层厚度小于0.13nm时沟道内速度分布图图4 中的通态电流的各项异性源于速率的各项异性（如图5），这说明器件的通态特性是受控于准弹道学传输机制的，这与图2中说明的在体应变硅器件中各项异性速率过冲是类似的。3：Hydrodynamic 模拟的对比图6是用SPARTA，漂移扩散（DD）模型和流体力学（HD）模型模拟的电流电压特性。DD模拟是在不考虑雪崩产生的情况下进行的。（在短沟道器件中，对于局域电场参数，进行DD模拟建议不考虑雪崩产生，它过高的估计雪崩发生速度达到几个数量级。）可以看出，当DD过低估计漏电流而HD会过高估计它。因此，SPARTA的结果可以作为能量驰豫时间精细调整的一个参考。然而，如此校准的驰豫时间只有在特定的栅长和沟道方向，即，才有效。结果如图7所示，应变硅的能量驰豫时间从0.35ps 下降到0.11ps （查阅文献16，对DD，HD和Monte Carlo 的比较有详细的讨论）。图6：DD模型，HD模型 和 Monte Carlo 模型在沟道方向上获得的电流电压（IdVd）特性； HD模型的能量驰豫时间采用默认值图7：DD模型，HD模型和Monte Carlo模型模拟获得的IdVd曲线；HD模型使用校准的能量驰豫时间，即只在特定的门长度（0.25）和沟道方向有效3.4 HBT器件的模拟在这个部分我们将介绍一个标准的HBT结构，这个结构是用器件编辑器MDRAW定义的并且用MESH编写。使用推荐用于HBT设计的模型组，所有的器件特性都可以由DESSIS这个专业软件模拟得到。一、HBT器件结构层结构 用MDRAW定义的HBT原理图使用功能强大的边界编辑软件MDRAW可以很容易的得到相互影响的边界之间的定义只通过MDRAW输入语言就可以很容易的得到结构参数有关HBT层结构的一些具体参数顶层GaAs的厚度为0.2 m，N型，掺杂浓度为5x1018cm-3Ga0.51In0.49P发射极的厚度为，N型，掺杂浓度为4x1017cm-3GaAs基极的厚度为0.05 m，P型，掺杂浓度为4x1019 cm-3GaAs集电极的厚度为0.4 m，N型，掺杂浓度为3x1016 cm-3GaAs衬底集电极的厚度为0.4 m，N型，掺杂浓度为3x1016 cm-3发射极的长度为2m，基极的长度为5m，衬底集电极的长度为10m有限元格使用MESH软件得到的有限元格基础部分的放大图MESHISE先进的自动网格化算法可以很好的解决边界区域，使网格在器件相对不重要的区域变疏松。这样可以降低代码计算量并且加快模拟速度。高质量的的混合元素网格可以获得快速精准的器件模拟速度灵活的标准使得定义理想的网格很轻松二、HBT模拟器件模拟中使用到的主要参数和模型：用于电子的流体力学传输模型高电场迁移率的衰退SRH, 辐射和Auger复合和产生雪崩产生输入特性模拟（集电极电流Ic,基极电流Ib，电压增益和基极电压Vb） HBT结构的电流增量Ic/Ib（绿），集电极电流Ic（红），基极电流Ib（蓝）关系图在流体力学模型中已经考虑了电子的自加热效应，考虑电子的温度是必需的因为随着电流的增加，热电子效应会改变电流增量表面态和体区陷阱对正向电流影响很大直流输出特性（集电极电流和电压）集电极电压和电流（基极电流分别为：1.0x10-7 A/ m (黑), 1.0x10-6 A/ m (红), 1.0x10-5 A/ m (蓝), 3.0x10-5 A/ m (绿), 6.0x10-5A/ m (紫) 和1.0x10-4 A/ m (橙)）电子温度Te可以在流体力学模型中模拟出来。晶格自加热效应也可以在流体力学模型中模拟出来。交流分析（电容和基极电压）发射极-基极电容Ceb (红)，集电极-基极电容Ccb (蓝)和基极电压Vbe （截止频率ft和集电极电流Ic） (最高频率fmax和集电极电流Ic)击穿模拟发射极-基极击穿电压BVebo 的计算发射极电流Ie和发射极电压Ve Ve 因为一个与发射极相连阻值约为1.0x1012 欧姆的电阻，被抬高了。测试出来的BVebo 大约为8.8V。集电极-发射极击穿电压BVceo 的计算集电极电流Ic和集电极电压Vc Vc被抬高并且Ib 受到控制当Ib 超过了0.1 A/m时就要考虑存在击穿了。由此算出的BVceo 大约为7.9V集电极-基极击穿电压BVcbo 集电极电流Ic集电极电压VcVc 因为一个与发射极相连阻值约为1.0x1011欧姆电阻，被抬高了。算出的BVcbo 大约9.6V3.5 SiGe HBT 的仿真模拟 ISE-TCAD提供了大量的物理模型同时在工艺及器件仿真级别上对SiGe器件进行模拟，并且包括对器件关键特性参数的提取。在本文中作为更进一步的应用，ISE-TCAD的强大功能表现在对多晶硅发射极的SiGe npn HBT的模拟中。工艺的模拟利用具有高级模型的FLOOPS-ISE，以解决Ge、Si之间的晶格失配，以及Ge的掺杂扩散及点缺陷的影响。器件模拟则是利用了DESSIS以得到Gummel，集电极输出、击穿特性和频率响应特性。INSPECT用来从模拟结果中提取参数，例如正向电流增益、输出阻抗、Early电压、结击穿电压以及结合电流增益和功率增益的频率。1绪论GeSi双极技术已经很成熟，使得与-材料相比提供了一个成本并不昂贵的选择，同时还确保了比Si材料更良好的性能。SiGe双极型晶体管，由于SiGe具有较低的带隙（相对于Si），并且在基极有高的漂移速度和较低的复合率，两者共同作用使得器件具有更高的正向电流增益。在这类晶体管中，控制基极中Ge的分布以及基极p-n结的位置对于达到更好的器件性能是至关重要的，工艺模拟器必须对此进行精确地模拟。FLOOPS-ISE是很适合进行SiGe HBT的仿真模拟的，因为它拥有一套高级的模型。这些模型考虑到了Si和SiGe之间晶格间距的差异以及由此导致的晶格应力，同时也考虑到了在掺杂扩散时Ge浓度的影响。为了模拟传输特性及器件特性，DESSIS在一个宽广的范围内提供了大量的物理模型：雪崩过程、产生-复合机制、迁移率的衰退、电子及晶格之间的热交换、以及表面处的陷阱。对这些模型要依赖于将要进行的仿真模拟，有选择性地应用，用以说明增益降低取决于陷阱、集电极特性和HBT的频率响应。这项工作有以下3部分：（1） 直流分析（2） 击穿特性（3） 频率分析2模型描述2.1工艺模拟工艺模拟是通过使用FLOOPS-ISE实现的，该工具将先进的SiGe注入及扩散模型，与它自身的网格划分引擎MGOALS相结合，以获得基区精确平滑的Ge分布，这对于HBT的性能是至关重要的。2.1.1注入模型对于注入的每一步，默认的解析注入菜单，是用来计算注入杂质的分布的。这些菜单是最先进的，能立刻从Monte Carlo Crystal-TRIM模拟中提取出双Pearson分布。所产生的点缺陷的分布，为了在后续的扩散步骤中考虑TED效应而要强制性的使用“+1”模型。为了计算对晶体的破坏，使用了Hobler模型，该模型包含高斯基函数的指数尾部。2.1.2扩散模型Ge在Si中被看作一种掺杂剂来处理，在Si中使用ChargedPair模型处理所有的掺杂剂（包括Ge）。成对的杂质点缺陷和非成对的点缺陷都被当作是可移动的，尽管替位式的掺杂被假定为是不可动的。这个模型由3个连续性方程来描述：分别对应于间隙、空位及非成对的杂质（没有针对成对的杂质的，因为他们被认为处于平衡态）。另外，由于Ge的存在，使得多于两个与Ge扩散和GeB簇状形成物相关的方程被求解。通过降低本征载流子浓度来考虑Ge对掺杂扩散率的影响。2.2器件模拟器件模拟使用了下列一套模型： （1） 水力学传输模型。对于击穿模拟，使用了漂移-扩散模型。（2） 高场迁移率降低。在解电子温度方程时，驱动力是CarrierTempDrive；而对于空穴，驱动力则是GradQuasiFermi。（3） 杂质散射引起的迁移率降低。（4） 俄歇复合和Shockley-Read-Hall复合。（5） 雪崩产生。（6） SiGe-氮化物界面的陷阱。3结果与讨论利用FLOOPS-ISE进行仿真的SiGe HBT，如图1所示。图1 SiGe HBT器件，不同区域的掺杂浓度如图所示，单位为m 在DESSIS中与发射极、基极和集电极相接触的金属区域被认为是等电位的，并且用“contacts”来替代它。另外，为了提高模拟的精确和速度，为求解器件的传输方程和泊松方程，HBT的网格必须借助于DEVISE和MESH来进行优化。图2给出了由MESH产生的模拟网格。图2由contact来代替金属区域的模拟网格3.1直流特性考虑两种情况：Gummel图的模拟和IcVc模拟。在计算正向电流增益中（Gummel图中）三种情况需要被考虑到：（a）电子温度和界面陷阱，（b）有电子温度而无界面陷阱，（c）仅有界面陷阱。界面陷阱是受主类型，也就是说，当其被占据后呈电负性，没有被占据时呈电中性。并且它们位于SiGe-氮化物的界面处。陷阱和电子温度（热电子）对正向电流增益有负面的影响。虽然增加了复合率，但它降低了电流增益。电子温度的增加会提高它们通过基区的速率（减少基区复合），从而增加了电流增益。然而，陷阱的影响要强于电子温度的影响。图3给出了增益的降低仅取决于陷阱。图3 增益的降低仅取决于陷阱图4是不考虑陷阱时的Gummel图，图5给出了IcVc特性曲线。图4 没有陷阱情况下的Gummel图图5 SiGe HBT 的IcVc特性曲线，当Vc2.0时，Ic增加是由雪崩倍增引起的3.2击穿特性 图6 集电极-基极结击穿曲线，获得的击穿电压约为9伏图7 发射极-基极结击穿曲线，获得的击穿电压约为5.6伏图8 集电极-发射极击穿曲线，获得的击穿电压约为6伏从电流-电压特性曲线中，击穿电压被INSPECT提取并被写到GENESISe中。3.3 频率分析 通过对SiGe HBT进行交流分析，两个频率被提取出来：fT，单位电流增益频率，和fmax，单位功率增益频率。两者的提取均是通过INSPECT来执行的。图9 Vcb=0.5伏时，与基极电压相对的单位电流增益频率(fT)图10 Vcb=0.5伏时，与集电极电流相对的单位电流增益频率(fT)图11 Vcb=0.5伏时，与基极电压相对的单位功率增益频率(fmax)图12 Vcb=0.5伏时，与集电极电流相对的单位功率增益频率(fmax) 图8和图11给出了两条曲线。第一条曲线（fT|h21|=1和fmax MUG=1）是通过直接计算当增益（电流和功率）等于1（0dB）时的频率获得的。第二条曲线（fT|h21|（8dB）和fmax |h21| MUG（8dB）的获得是利用频率轴与一条具有20dB/decade斜率的线的交点，并且通过低于中带增益8dB的增益曲线上的一点。如果增益以20dB/decade减小，两条曲线表现出紧密的一致性，与假设的一样，超过了中带频率范围。然而，如果增益是以其他任何速率降低，两条曲线就不会相匹配，就需要更进一步地进行详细的研究。为了更好地理解增益的特性，绘制出在用户定义的范围内任意基极偏压下与频率相对的|h21|和Mason单边增益（MUG）是可能的，如图13和图14所示。图13 基极偏压在0.75伏与0.80伏之间时，与频率相对的|h21|曲线图14 基极偏压在0.75伏与0.80伏之间时，与频率相对的MUG曲线3.6 SOI和双栅MOS器件的模拟目录： 1：栅长为0.13微米部分耗尽型SOI器件在这里我们以两个例子进行模拟，栅长为0.13微米的部分耗尽型SOI mosfet器件和超薄soi双栅MOSFET器件的模拟。A:soi工艺模拟B：soi器件：建立结构和网格C：电容电压特性D：直流特性 推荐的标准模型 漏栅直流特性 源漏直流特性扩散漂移模型与流体力学模型模拟结果的对比击穿特性模拟过程是否考虑自加热效应的差别 2：超薄soi和双栅MOSFET的量子传输模型 在这个过程中使用不同的偏置电压下对各种厚度的超薄型soi和不同类型的双栅mosfet进行模拟，展示它们的量子传输过程。l 全耗尽soi mosfet中的量子约束效应l 非对称双栅mosfet中的量子约束效应。部分耗尽型SOI MOSFETs工艺模拟 在这模拟使用DIOS软件 层结构二维机构的soi器件简图l 工艺模拟软件DIOS支持对不同材料各种复杂几何结构的器件模拟l 通过DIOS or GENESISe很容