基于FPGA的等精度频率计的设计.doc

兰州交通大学毕业设计（论文） I 摘摘 要要 伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段， 已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统 或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收 了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了 工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。 采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。 本文首先综述了 EDA 技术的发展概况，FPGA/CPLD 开发的涵义、优缺点，VHDL 语 言的历史及其优点，概述了 EDA 软件平台QUARTUS；然后介绍了频率测量的一般 原理，利用等精度测量原理，通过 FPGA 运用 VHDL 编程，利用 FPGA(现场可编程门 阵列)芯片设计了一个 8 位数字式等精度频率计，该频率计的测量范围为 0-100MHZ, 利用 QUARTUS 集成开发环境进行编辑、综合、波形仿真，并下载到 CPLD 器件中， 经实际电路测试，仿真和实验结果表明，该频率计有较高的实用性和可靠性。 关键词关键词:电子设计自动化；VHDL 语言；频率测量；数字频率计 兰州交通大学毕业设计（论文） II Abstract The Electronic Design Automation (EDA) technology has become an important design method of analog and digital circuit system as the integrated circuits growing. The EDA technology, which is closely connected with the electronic technology, microelectronics technology and computer science, can be used in designing electronic product automatically. Digital frequency meter is a basic measuring instruments. It is widely used in aerospace, electronics, monitoring and other fields. With equal precision frequency measurement accuracy to maintain a constant, and not with the measured signal varies.We firstly present some background information of EDA, FPGA/CPLD,VHDL and the EDA software platform QUARTUS in this thesis;then introduced the general principle of frequency measurement, utilization of precision measuring principle, using VHDL programming, use of FPGA (Field Programmable Gate Array) chip design such as the precision of a digital frequency meter, this frequency meters measuring range is 0-100MHZ,use QUARTUS integrated development environment for editing, synthesis, wave simulation, and download to the CPLD device, by the actual circuit testing, simulation and experimental results show that the frequency meter has high practical and reliability. Keywords: Electronic Design Automation,VHDL, Frequency measurement,digital frequency meter 兰州交通大学毕业设计（论文） III 目目 录录 摘 要.I ABSTRACT.II 目 录.III 1. 绪 论.1 1.1 电子设计自动化(EDA)发展概述.2 1.1.1 什么是电子设计自动化(EDA ).2 1.1.2EDA 的发展历史.2 1.2 基于 EDA 的 FPGA/ CPLD 开发.4 1.2.1FPGA/CPLD 简介.4 1.2.2 用 FPGA/CPLD 进行开发的优缺点.5 1.3 硬件描述语言(HDL).7 1.3.1VHDL 语言简介 .7 1.3.2 利用 VHDL 语言开发的优点 .8 1.4 QUARTUSII 概述.9 2. 频率测量.11 2.1 数字频率计工作原理概述.11 2.2 测频原理及误差分析.12 2.3.1 常用测频方案.12 2.3.2 等精度测频原理.12 2.3.3 误差分析.13 本章小结.14 3. 数字频率计的系统设计与功能仿真.15 3.1 系统的总体设计.15 3.2 信号源模块.16 3.3 分频器.17 3.4 测频控制信号产生器.18 3.5 锁存器.19 3.6 十进制计数器.19 3.7显示模块.20 3.7.1 显示模块设计.20 兰州交通大学毕业设计（论文） IV 3.7.2 显示电路.21 3.7.3 译码器.22 本章小结.22 结 论.23 致 谢.24 参考文献.25 附录一 频率计顶层文件.26 附录二 信号源模块源程序.27 附录三 分频器源程序.28 附录四 测频控制信号发生器源程序.30 附录五 32 位锁存器源程序.32 附录六 有时钟使能的十进制计数器的源程序.33 附录七 显示模块源程序.35 兰州交通大学毕业设计（论文） 1 1. . 绪绪 论论 21 世纪人类将全面进入信息化社会，对微电子信息技术和微电子 VLSI 基础技术 将不断提出更高的发展要求，微电子技术仍将继续是 21 世纪若干年代中最为重要的和 最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随 着 IC 技术的发展，电子设计自动化(Electronic Design Automation, EDA)己经逐渐成为 重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。 EDA 是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具， 通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻 辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标 芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯 片的一门新技术1。 VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路 的工具，目前已经成为 IEEE（The Institute of Electrical and Electronics Engineers）的一 种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL 具有多层次描述 系统硬件功能的能力，支持自顶向下（Top_Down）和基于库（LibraryBased）的设计 的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框 图的划分和结构设计，在方框图一级用 VHDL 对电路的行为进行描述，并进行仿真和 纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电 路的网表，下载到具体的 CPLD 器件中去，从而实现可编程的专用集成电路（ASIC） 的设计。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连 线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。随着复杂可编程 逻辑器件（CPLD）的广泛应用，以 EDA 工具作为开发手段，运用 VHDL 语言。将使 整个系统大大简化。提高整体的性能和可靠性。 数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用 VHDL 编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示 部分外，其余全部在一片 FPGA 芯片上实现。整个系统非常精简，且具有灵活的现场 可更改性。 本文用 VHDL 在 CPLD 器件上实现一种 8 位数字频率计测频系统，能够用十进制 兰州交通大学毕业设计（论文） 2 数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且 能对其他多种频率信号进行测量。具有体积小、可靠性高、功耗低的特点。 1.1 电子设计自动化电子设计自动化(EDA)发展概述发展概述 1.1.1 什么是电子设计自动化什么是电子设计自动化(EDA ) 在电子设计技术领域，可编程逻辑器件(如 PLD, GAL)的应用，已有了很好的普 及。这些器件为数字系统的设计带来极大的灵活性。由于这类器件可以通过软件编程 而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便 快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。纵 观可编程逻辑器件的发展史，它在结构原理、集成规模、下载方式、逻辑设计手段等 方面的每一次进步都为现代电子设计技术的革命与发展提供了不可或缺的强大动力。 随着可编程逻辑器件集成规模不断扩大，自身功能的不断完善和计算机辅助设计技术 的提高，在现代电子系统设计领域中的 EDA 便应运而生了。 电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电 子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果， 以高性能的计算机作为工作平台，是 20 世纪 90 年代初从 CAD(计算机辅助设计)、 CAM(计算机辅助制造)、CAT(计算机辅助测试)和 CAE(计算机辅助工程)的概念发展而 来的。EDA 技术就是以计算机为工具，在 EDA 软件平台上，根据硬件描述语言 HDL 完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真， 直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限 于利用软件的方式来完成对系统硬件功能的描述，在 EDA 工具的帮助下和应用相应的 FPGA/CPLD 器件，就可以得到最后的设计结果。尽管目标系统是硬件，但整个设计和 修改过程如同完成软件设计一样方便和高效。当然，这里的所谓 EDA 主要是指数字系 统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也 比较大。而仿真电子系统的 EDA 正在进入实用，其初期的 EDA 工具不一定需要硬件 描述语言。此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于 EDA 的数字系统的设计技术具有更大的应用市场和更紧迫的需求性。 1.1.2EDA 的发展历史的发展历史 EDA 技术的发展始于 70 年代，至今经历了三个阶段。电子线路的 CAD(计算机辅 助计)是 EDA 发展的初级阶段，是高级 EDA 系统的重要组成部分。它利用计算机的图 形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成 兰州交通大学毕业设计（论文） 3 电路板图;采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作， 可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。 这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效， 现仍有很多这类专用软件被广泛应用于工程设计。80 年代初期，EDA 技术开始设计过 程的分析，推出了以仿真(逻辑模拟、定时分析和故障仿真)和自动布局与布线为核心的 EDA 产品，这一阶段的 EDA 已把三维图形技术、窗口技术、计算机操作系统、网络 数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了 CAE计算机辅助工程。也就是所谓的 EDA 技术中级阶段。其主要特征是具备了自动 布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且 可以代替人进行某种思维。CAE 这种以原理图为基础的 EDA 系统，虽然直观，且易 于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。所以，90 年代出 现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的 ESDA(电子系 统设计自动化)，即高级 EDA 阶段、也就是目前常说的 EDA。过去传统的电子系统电 子产品的设计方法是采用自底而上(Bottom_Up)的程序，设计者先对系统结构分块，直 接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶 段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个 系统达到既定的功能和指针，不能保证设计一举成功。EDA 技术高级阶段采用一种新 的设计概念:自顶而下(Top_Down)的设计程序和并行工程(Concurrent engineering )的设 计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA 系统去完成电子 产品的系统级至物理级的设计。此阶段 EDA 技术的主要特征是支持高级语言对系统进 行描述，高层次综合(High Level Synthesis )理论得到了巨大的发展，可进行系统级的仿 真和综合。 图 1.1 给出了上述三个阶段的示意图。 兰州交通大学毕业设计（论文） 4 图 1.1 EDA 发展阶段示意图 1.2 基于基于 EDA 的的 FPGA/ CPLD 开发开发 我国的电子设计技术发展到今天，将面临一次更大意义的突破，即 FPGA/CPLD ( Field Programmable Gate Array，现场可编程门阵列/Complex Programmable Logic Device，复杂可编程逻辑器件)在 EDA 基础上的广泛应用。从某种意义上说，新的电子 系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环， 它在更高层次上容纳了过去数字技术的优秀部分，对(Micro Chip Unit ) MCU 系统是一 种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说 MCU 在 逻辑的实现上是无限的话，那么 FPGA/CPLD 不但包括了 MCU 这一特点，而且可以触 及硅片电路线度的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径 适用性等诸多方面的特点。不但如此，随着 EDA 技术的发展和 FPGA/CPLD 在深亚微 米领域的进军，它们与 MCU, MPU, DSP, A/D, D/A, RAM 和 ROM 等独立器件间的物理 与功能界限已日趋模糊。特别是软/硬 IP 芯核(知识产权芯核;Intelligence Property Core，一种已注册产权的电路设计)产业的迅猛发展，嵌入式通用及标准 FPGA 器件的 呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而 来的极具知识经济特征的 IP 芯核产业的崛起，正越来越受到业内人士的密切关注。 1.2.1FPGA/CPLD1.2.1FPGA/CPLD 简介简介 FPGA 和 CPLD 都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成 于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件 CPLD 是由 PAL ( Programmable Array Logic，可编程数组逻辑)或 GAL ( Generic Array Logic，通用数组逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可 预测性，易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)是由掩膜可编程 兰州交通大学毕业设计（论文） 5 门阵列(MPGA)和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此 FPGA 既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。 FPGA 通常由布线资源分隔的可编程逻辑单元(或宏单元)构成数组，又由可编程 I/O 单 元围绕数组构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程 完毕后才能实际测量。 CPLD 和 FPGA 建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术 的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠 性都很高，适用于电磁辐射干扰较强的恶劣环境。基于 EEPROM 内存技术的可编程逻 辑芯片能够重复编程 100 次以上，系统掉电后编程信息也不会丢失。编程方法分为在 编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷 电路板上，通过 PC, SUN 工作站、ATE(自动测试仪)或嵌入式微处理器系统，就能产 生编程所用的标准 5V, 3.3V 或 2.5V 逻辑电平信号，也称为 ISP ( In System Programmable)方式编程，其调试和维修也很方便。基于 SRAM 技术的器件编程数据存 储于器件的 RAM 区中，使之具有用户设计的功能。在系统不加电时，编程数据存储在 EPROM、硬盘、或软盘中。系统加电时将这些编程数据实时写入可编程器件，从而实 现板级或系统级的动态配置。 1.2.21.2.2 用用 FPGA/CPLDFPGA/CPLD 进行开发的优缺点进行开发的优缺点 我们认为，基于 EDA 技术的 FPGA/CPLD 器件的开发应用可以从根本上解决 MCU 所遇到的问题。与 MCU 相比，FPGA/CPLD 的优势是多方面的和根本性的: (1).编程方式简便、先进。FPGA/CPLD 产品越来越多地采用了先进的 IEEE1149.1 边界扫描测试(BST)技术(由联合测试行动小组，JTAG 开发)和 ISP(在系统配置编程方 式)。在+5 V 工作电平下可随时对正在工作的系统上的 FPGA/CPLD 进行全部或部分地 在系统编程，并可进行所谓菊花链式多芯片串行编程，对于 SRAM 结构的 FPGA，其 下载编程次数几乎没有限制(如 Altera 公司的 FLEXIOK 系列)。这种编程方式可轻易地 实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、 智能仪器仪表、通讯和军事上有特殊用途。 (2).高速。FPGA/CPLD 的时钟延迟可达纳秒级，结合其并行工作方式，在超高速 应用领域和实时测控方面有非常广阔的应用前景。 (3).高可靠性。在高可靠应用领域，MCU 的缺憾为 FPGA/CPLD 的应用留下了很 大的用武之地。除了不存在 MCU 所特有的复位不可靠与 PC 可能跑飞等固有缺陷外， 兰州交通大学毕业设计（论文） 6 FPGA/CPLD 的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小 了体积，易于管理和屏蔽。 (4).开发工具和设计语言标准化，开发周期短。由于 FPGA/CPLD 的集成规模非常 大，集成度可达数百万门。因此，FPGA/ CPLD 的设计开发必须利用功能强大的 EDA 工具，通过符合国际标准的硬件描述语言(如 VHDL 或 Verilog-HDL)来进行电子系统 设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所 用的 FPGA/ CPLD 器件的硬件结构没有关系，所以设计成功的各类逻辑功能块软件有 很好的兼容性和可移植性，它几乎可用于任何型号的 FPGA/ CPLD 中，由此还可以以 知识产权的方式得到确认，并被注册成为所谓的 IP 芯核，从而使得片上系统的产品设 计效率大幅度提高。由于相应的 EDA 软件功能完善而强大，仿真方式便捷而实时，开 发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的 系统设计，这正是产品快速进入市场的最宝贵的特征。美国 TI 公司认为，一个 ASIC 80 %的功能可用 IP 芯核等现成逻辑合成。EDA 专家预言，未来的大系统的 FPGA/ CPLD 设计仅仅是各类再应用逻辑与 IP 芯核的拼装，其设计周期最少仅数分钟。 (5).功能强大，应用广阔。目前，FPGA/ CPLD 可供选择范围很大，可根据不同的 应用选用不同容量的芯片。利用它们可实现几乎任何形式的数字电路或数字系统的设 计。随着这类器件的广泛应用和成本的大幅度下降，FPGA/ CPLD 在系统中的直接应 用率正直逼 ASIC 的开发。 同时，FPGA/CPLD 设计方法也有其局限性。这主要体现在以下几点: (1).FPGA/CPLD 设计软件一般需要对电路进行逻辑综合优化(Logic Synthesis 然后利用综合器和适配器将此程序变成能控制 FPGA 和 CPLD 内部结构、 并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有 以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期， 降低了硬件电路的设计难度。 c.采用系统早期仿真，在系统设计早期就可发现并排除 存在的问题。d.语言设计与工艺技术无关。e.语言标准，规范，易与共享和复用。就 FPGA/CPLD 开发来说，VHDL 语言是最常用和流行的硬件描述语言之一。本次设计选 用的就是 VHDL 语言，下面将主要对 VHDL 语言进行介绍。 兰州交通大学毕业设计（论文） 8 1.3.1VHDL1.3.1VHDL 语言简介语言简介 VHDL 是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是 Very- High -Speed Integrated Circuit Hardware Description Language。它是在 70 80 年代中由 美国国防部资助的 VHSIC(超高速集成电路)项目开发的产品，诞生于 1982 年。1987 年 底，VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件 描述语言。自 IEEE 公布了 VHDL 的标准版本(IEEE std 1076-1987 标准)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境。此后，VHDL 在电子设计领域受到了广泛的 接受，并逐步取代了原有的非标准 HDL。1993 年，IEEE 对 VHDL 进行了修订，从更 高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即 ANSI/IEEE std 1076-1993 版本。1996 年 IEEE 1076.3 成为 VHDL 综合标准。 VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻 辑芯片的应用设计。与其它的 HDL 相比，VHDL 具有更强的行为描述能力，从而决定 了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件 结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的 EDA 工具 和 VHDL 综合器而言，将基于抽象的行为描述风格的 VHDL 程序综合成为具体的 FPGA 和 CPLD 等目标器件的网表文件己不成问题。VHDL 语言在硬件设计领域的作 用将与 C 和 C+在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步 取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬 件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL 和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创 纪录的速度。 1.3.21.3.2 利用利用 VHDLVHDL 语言开发的优点语言开发的优点 VHDL 语言与其它 HDL 语言相比有一些自己的特色，下面作一简要说明。 (1)设计功能强、方法灵活、支持广泛。VDHL 语言可以支持自上而下 ( Top_Down)的设计方法，它具有功能强大的语言结构，可用简洁明确的代码描述来进 行复杂控制逻辑的设计，可以支持同步电路、异步电路、以及其它随机电路的设计。 其范围之广是其它 HDL 语言所不能比拟的。此外，VHDL 语言可以自定义数据类型， 这也给编程人员带来了较大的自由和方便。 (2)系统硬件描述能力强。VHDL 语言具有多层次的设计描述功能，可以从系统的 数学模型直到门级电路，支持设计库和可重复使用的组件生成，它支持阶层设计且提 兰州交通大学毕业设计（论文） 9 供模块设计的创建。VHDL 语言能进行系统级的硬件描述是它的一个最突出的优点。 (3)可以进行与工艺无关编程。VHDL 语言设计系统硬件时，没有嵌入描述与工艺 相关的信息，不会因为工艺变化而使描述过时。与工艺技术有关的参数可通过 VHDL 提供的类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。 (4)VHDL 语言标准、规范，易于共享和复用。VHDL 既是 IEEE 承认的标准，故 VHDL 的设计描述可以被不同的 EDA 设计工具所支持。从一个仿真工具移植到另一个 仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工 作平台去执行。这意味着同一个 VHDL 设计描述可以在不同的设计项目中采用，方便 了设计成果的设计和交流。另外，VHDL 语言的语法比较规范，从而其可读性比较好， 给阅读和使用都带来了极大的好处。 (5)方便 ASIC 移植。VHDL 语言的效率之一，就是如果你的设计是被综合到一个 CPLD 或 FPGA 的话，则可以使你设计的产品以最快速度上市。当产品的产量达到相 当的数量时，采用 VHDL 进行的设计可以很容易转成用专用集成电路(ASIC)来实现， 仅仅需要更换不同的库重新进行综合。由于 VHDL 是一个成熟的定义型语言，可以确 保 ASIC 厂商交付优良质量的器件产品。此外，由于工艺技术的进步，需要采用更先进 的工艺时，仍可以采用原来的 VHDL 代码。 1.4 QuartusII 概述概述 QuartusII 是 Altera 提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最大的可编 程逻辑器件供应商之一。QuartusII 在 21 世纪初推出，是 Altera 前一代 FPGA/CPLD 集 成开发环境 MAX+PLUSII 的更新换代产品，其界面友好，使用便捷。它提供了一种与 结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Altera 的 QuartusII 提供了完整的多平台设计环境，能满足各种特定设计的需要， 也是单芯片可编程系统（SOPC）设计的综合性环境和 SOPC 开发的基本设计工具，并 为 Altera DSP 开发包进行系统模型设计提供了集成组合环境。QuartusII 设计工具完全 支持 VHDL、Verilog 的设计流程，其内部嵌有 VHDL、Verilog 逻辑综合器。QuartusII 也可利用第三方的综合工具。同样，QuartusII 具备仿真功能，同时也支持第三方的仿 真工具，如 ModelSim。此外，QuartusII 与 MATLAB 和 DSP Builder 结合，可以进行 基于 FPGA 的 DSP 系统开发和数字通信模块的开发。 QuartusII 包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analsis USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PIN1MHZ_1 IS PORT (clkin : IN STD_LOGIC; clkout : OUT STD_LOGIC); END PIN1MHZ_1; ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN PROCESS(clkin) variable cnttemp : INTEGER RANGE 0 TO 99; BEGIN IF clkin=1 AND clkinevent THEN IF cnttemp=99 THEN cnttemp:=0; ELSE IF cnttemp50 THEN clkout=1; ELSE clkout=0; END IF; cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; END A; 兰州交通大学毕业设计（论文） 28 附录三附录三 分频器源程序分频器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port(clk : in std_logic; -1MHz 输入 freq1 : out std_logic; -1Hz 输出 freq488 : out std_logic; -488Hz 输出 freq1953 : out std_logic; -1953Hz 输出 freq7812 : out std_logic; -7812Hz 输出 freq31250: out std_logic; -31250Hz 输出 freq125k : out std_logic; -125KHz 输出 freq500k : out std_logic ); -500KHz 输出 end cnt; architecture behv of cnt is signal temp: std_logic_vector(19 downto 0); begin process(clk) begin if clkevent and clk =1 then if temp=11110100001000111111 then temp=00000000000000000000; else temp=temp+1; end if; end if; end process; 兰州交通大学毕业设计（论文） 29 freq1=temp(19); freq488=temp(10); freq1953=temp(8); freq7812=temp(6); freq31250=temp(4); freq125k=temp(2); freq500k=temp(0); end behv; 兰州交通大学毕业设计（论文） 30 附录四附录四 测频控制信号发生器源程序测频控制信号发生器源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT ( CLK: IN STD_LOGIC; -1 Hz 测频控制时钟 TSTEN: OUT STD_LOGIC; -计数器时钟使能 CLR_CNT: OUT STD_LOGIC; -计数器清零 LOAD: OUT STD_LOGIC); -输出锁存信号 END TESTCTL; ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC; SIGNAL CLR :STD_LOGIC; SIGNAL loadcnt :STD_LOGIC; BEGIN PROCESS ( CLK ) IS BEGIN IF CLKEVENT AND CLK= 1 -1 HZ 时钟二分频 THEN DIV2CLK=NOT DIV2CLK; END IF ; END PROCESS; PROCESS ( CLK,DI