毕业项目论文-路由器功能测试流程.doc

电 苏州工业园区职业技术学院毕业项目 2011 届2011年5月18日项目类别： 毕业设计 项目名称： 路由器功能测试流程 专业名称： 应用电子 姓 名 ： 学 号 ： 班 级： 指导教师： IVT-REJX-51苏州工业园区职业技术学院毕业项目任务书（个人表）系部： 电子工程系 毕业项目类别：毕业论文毕业项目题目：路由器功能测试流程指导教师：职称：工程师类别：专职学 生： 专业：电子班级：电1、 毕业项目的主要任务及目标任务:结合工作实际及学校所学内容写一份关于路由器的测试流程。目标:根据工作实践的案例，测试过程中的一些常见问题的解决办法。2、毕业项目的主要内容 一、产品介绍二、产品测试的流程三、测试辅助软件的介绍续表：3、主要参考文献（若不需要参考文献，可注明，但不要空白）1、2、3、4、进度安排毕业项目各阶段任务起止日期1毕业项目的主题选择2011/4/12011/4/102毕业项目资料的搜集2011/4/102011/4/203毕业项目初稿的完成2011/4/202011/4/304对毕业项目的修改2011/5/12011/5/75依据导师建议再次修改、定稿2011/5/82011/5/20注： 此表在指导老师指导下填写。诚 信 声 明本人郑重声明：所呈交的毕业项目报告/论文 路由器测试流程 是本人在指导老师的指导下，独立研究、写作的成果。论文中所引用是他人的无论以何种方式发布的文字、研究成果，均在论文中以明确方式标明。本声明的法律结果由本人独自承担。 作者签名： 2011年5月18日 摘 要本毕业设计是关于路由器的一个产品，从产品的功能，产品类型，再到它的测试流程，和一些测试辅助软件的介绍. 重点介绍了它的测试流程，包括它测试之前的一些配置，所需的一些元器件，测试中所需要做的一些动作。辅助软件介绍主要就是它测试过程中的一些站位所需的软件的介绍。关键词：产品功能 测试流程 辅助软件 设计者：李清 指导老师:曹振贤目 录1、 产品介绍.12、 产品测试流程介绍.2 2.1 sat的测试.3 2.2 ist的测试.6 2.3 rit的测试.73、 辅助软件的介绍.10 3.1 PLD的概述.10 3.2可编程逻辑器件的发展.10 3.3 FPGA&CPLD的概述.12 3.4开发PLD的需要两个部分.14 3.5 PLD&FPGA的结构于原理初步.174、 小结.245、 参考文献.256、 致谢.26 苏州工业园区职业技术学院2011届毕业项目一、产品介绍1.产品名称：路由器 Mx80是一种中级万兆多业务边缘路由平台，Mx480多业务边缘路由平台的传输速度高达万兆，加上灵活且具成本效益的服务配置，能够帮助传统移动通讯提供商、有线运营商和大型企业更迅速的向下一代融合式IP商用及家用服务迁移。MX480基于Juniper的下一代数据包转发引擎技术I-chip。I-chip利用最新的芯片技术提升效率，令MX480具备无与伦比的可扩展性和性能，能够在单一平台上支持100,000多个逻辑接口。MX480为应用及用户提供更好的服务功能，并增强可扩展性，让提供商在不影响性能的情况下提高每个平台支持的服务和客户数量。这不仅提高了服务灵活性，还降低了单个用户的成本。2.产品类型：MX480系列3.产品功能：业务路由器是可扩展升级的Internet路由器，可以提供尽力而为的Internet业务，使传统的数据业务的迁移成为可能。现有的L3交换机和Internet路由器是为尽力而为的数据包转发而设计的。通常，边缘路由器是带有通道化接口的老式核心/Internet路由器。IP 业务平台设计用来处理低速，尽力而为的用户业务。业务路由器设计用来提供基于业务等级协商（SLA）的业务，这需要设计以业务概念为 核心的所有特性(QoS，帐户，故障处理工具)。而现有的路由器和交换机的设计是以接口（端口）为核心的曲线表示可以完成增加新的、专用模块到老式平台体系结构的界限。典型的情况是，特性的增长引起密度和/或性能的下降。SRservice router-全业务路由器与BRAS类似，用来终结和管理用户的PPPoE/IPoE会话。BRAS作为传统的互联网业务的入口，而SR作为新的精品业务的入口。这个架构是目前国内大多数城域网的现状。IP边缘节点统称为BNG（Broadband Network Gateway），BRAS和SR都属于BNG的细分形式可以理解为狭义的BNG。BRAS和SR在功能上并无本质不同，二者最主要的差别是硬件体系架构和平台的速度。是否支持PPPoE或IPoE/DHCP接入方式，并不是BRAS和SR的本质区别，原则上广义的BNG应支持所有的用户接入方式。但从体系架构上讲，从SR向统一的边缘节点演进更符合运营商的思路并贴合实际的硬件能力。 中国电信总局对城域网中的SR路由器有如下定义：“SR路由器主要作为针对大客户的专线接入网关、MPLS VPN PE设备以及组播业务网关”。随着宽带互联、企业VPN、NGN业务的迅速增长以及未来开展IPtV的需要，在城域网的接入层面，单纯依靠原有提供PPPoE接入、L2TP VPN的BRAS设备已经越来越不能满足城域网对开展多种业务的要求，因此需要新型的业务路由器（SR），这种新型的业务路由器具备以下明显的技术特征：1. 具备高密度的高速接口，便于在节省光纤资源、提供更高链路带宽的前提下连接城域网核心路由器（CR）或者骨干网的PE设备。 2. 能提供大容量的L3VPN，L2VPN（VLL）和VPLS业务的能力，支持跨域的L3VPN、L2VPN服务。3. 具有强大、灵活的Qos能力，能实现层次化Qos，对于延时敏感的业务（如Voice）能提供LLQ的Qos保证。4. 提供高性能的组播复制、转发能力，为了便于今后IPtV和视频业务在城域网的部署，业务路由器也应该具备或者在未来能够提供Multicat VPN的能力。5. 实现系统级的高可靠性，除了在硬件组件上具有高冗余、高可靠性（硬件关键组件应实现备份机制，如：风扇、电源、交换网板、时钟板、路由引擎等）。还要在数据转发和协议的控制层面上实现NSF/SSO。6. 具有安全防御手段，能够抵御网络攻击。7. 提供灵活、丰富、便于实施维护的网络管理平台，方便业务部署、网络维护和故障分析。此外，不同规模的城域网也对SR路由器提出了略有差异的需求。对于规模较小的城域网络，自SR路由器以下的宽带接入网基本上是扁平的L2（二层）网络，大部分的三层终结业务都要发生在SR路由器上，因此除了上述要求之外，还需要SR路由器能够提供灵活的接入方式，如：VLAN接入（单层VLAN Tag）、VLAN QinQ接入（双层VLAN Tag）。而对于规模较大的城域网络，一般在宽带接入网内都进行了网络分层，接入路由器（ISR系列）和L3汇聚交换机已经实现了L3业务的终结。那么此时对于城域接入网或者说对于SR路由器的要求则增加了：基于IGP路由优化和快速检测机制（比如：BFD或者Fast Hello）以实现L3网络部分的快速收敛。二、产品测试流程介绍 2.1.Sat的测试流程 2.1.1.测试原件。 2.1.2 1台直流或交流MX480机器。 2.1.3 4个DC或4个AC电源(DC和AC电源不能混合安装) 2.1.4 4个DC或4个AC电源(DC和AC电源不能混合安装) 2.1.5 2块SCB卡(0和1槽应该是已通过scbtest测试 2.1.6 6块DPC(40X1,4X10或二者混合的配置 都可以,但必须是好的 2.1.7 1个FPM 2.1.8 2个RE(RE2000或RE1300,不能混用) 2.1.9 所有空槽用DPC 空档板档住。如图（2-1） 图（2-1）注释1:当一次放置的DPC数量小于6片时,系统会提示将DPC移至未测试的槽. 当测试开始后不能插入新的卡.2.Test Procedure (测试流程) 2.2.1 插入机器前检查板卡的方向是否正确。 2.2.2 Slot0,1和2中各插入1块SCB.(数量根据FPD而定. 2.2.3 当插好后,旋转上下两个锁定旋钮把板锁到机器上。 2.2.4 把RE装入分别装入slot0 ,slot1 的SCB. 2.2.5 在0-5槽插入DPC(数量由FPD决定)参照图（2-1 ） 图（2-2） 3.测试配置 2.3.1 连接以太网的网络线到RE0和RE1的端口。 2.3.2 连接串口交叉线到RE0和RE1的串口端.(参考图3-1)，对于celch1-9，使用扁平叉线，对于celch10及以后的，使用标准网线和转换头。 图（3-1） 2.3.3 对于支流系统,连接DC电源线到DC电源上。参考图3-2.3-3 安装电源的正负铜条并用拧紧螺母, 在把电源插头插入DC电源柜前先用万用表量测定正负铜条间的电阻值，此值应该不为0，如果发现阻值为0，请仔细检查铜条确保无形变导致短路。 2.3.4 对于支流系统,连接AC电源线到AC电源插头上.(参考图3-4） 图（3-2） 图（3-3） 图（3-4） 2.3.5 在SAT测试时,DPC上不需要插任何Loopback!2.4.启动测试 2.4.1 在任何一台测试上打开一个“xterm”的窗口。 2.4.2 输入setnra命令使机器进入7. 程序。 2.4.3 在启动前，请确认机器和待测试的板没有报警的。输入以下命令进行检 查。 2.4.4 是机器名，如sys-5040;console port是机器串口名称，如csu888-01;使用扫描仪扫描机器外壳上的系列号。 2.4.5 测试将提示操作者在Re上移动串口线。 a）从RE0 console 到RE0 Aux口，点击回车。 b) 从RE0 AUX 到RE1 console口，点击回车. c)从RE1 console 到RE1 Aux口，点击回车. d)从RE1 AUX 到RE0 console口，点击回车. 2.4.6 RE LED灯测试 a)检查RE上红色和蓝色LED都闪烁，如果是点击回车确认. b)根据LED灯的状态输入0（Pass），1（Fail）或2（重新测试）. 2.4.7 FPM LED Testing a)系统将提示用户按ACO/LT 至少10秒以上，然后按回车 b)根据LED灯的状态输入0（Pass），1（Fail）或2（重新测试）. c)将提示用户按面板上所有按钮，每个至少按10秒以上，然后按回车. d) 根据系统提示状态输入0（Pass），1（Fail）或2（重新测试）. 2.4.8 DC PEM Breaker Test a)DC电源开关关断PEM0和1，然后提示用户打开电源开关。打开后点击 回车. b)DC电源开关关断PEM2和3，然后提示用户打开电源开关。打开后 点击回车. 2.4.9 如果少于6个DPC，系统将提示把DPC移动至未测试的槽，进行测试。 2.4.10完成测试后，所有FRU都有FCT的记录产生，机器会产生SAT的记录。 2.2.IST测试流程 2.2.1、测试配置 2.1.1 连接以太网的网络线到RE0和RE1的端口. 2.1.2 连接串口交叉线到RE0和RE1的串口端.(参考图1-1-2)，对于celch1-9， 使用扁平交叉线，对于celch10及以后的，使用标准网线和转换头。 图(2-1-1) 2.1.3 对于支流系统,连接DC电源线到DC电源上。参考图(1-1-2) 安装电源 正反铜条并用拧紧螺母, 在把电源插头插入DC电源柜前先用万用表量测定正负铜 的电阻值，此值应该不为0，如果发现阻值为0，请仔细检查铜条确保无形变导致 短路。 图（2-1-2） 2.1.4 对于支流系统,连接AC电源线到AC电源插头上.(参考图2-1-1) 图（2-1-3） 2.1.5 在40X1中插入SFP，或在4X10中插入XFP loopback 且确认插入后所 有的LED都是亮的。 2.2.1.启动测试 2.2.1 在任何一台测试上打开一个“xterm”的窗口。 2.2.2 输入setnra命令使机器进入7. 程序。 2.2.3 在启动前，请确认机器和待测试的板没有报警的。 2.2.4 完成测试后，SCB0和1，DPC和机柜上的FRU会有IST的记录产生，机器 会产生IST的记录。 2.3.RIT测试流程 2.3.1.测试所需原件 2.3.1 1台直流或交流MX480机器。 2.3.2 4个DC或4个AC电源(DC和AC电源不能混合安装)。 2,3.3 1个FPM。 2.3.4 2块SCB卡。 2.3.5 至少要2个DPC同时测试。40x1 or 4x10 或混合。 2.3.6 至少要有4个DPC 空档板档住所有空槽。 2.3.7 两个RE，RE类型要一致。 2.3.8 测试配置 2.3.9 连接以太网的网络线到RE0和RE1的端口. 2.3.10 连接串口交叉线到RE0和RE1的串口端.(参考图3-1)， 对于celch1-9，使用扁平交叉线，对于celch10及以后的，使用标准网线和转换头。 2.3.11 对于支流系统,连接DC电源线到DC电源上。参考图5,6 安装电源的正负铜条并用拧紧螺母, 在把电源插头插入DC电源柜前先用万用表量测定正负铜间的电阻值，此值应该不为0，如果发现阻值为0，请仔细检查铜条确保无形变导致短路。 2.3.12 对于支流系统,连接AC电源线到AC电源插头上. 2.3.13 在40X1中插入SFP，或在4X10中插入XFP loopback 且确认插入后所有的LED都是亮的。 2.3.14 CALYPSO 系统做RIT时使用MX480的Hotbox，参考图（2-2-1），将温 度45度，参考图（2-2-2） 图（2-2-1） 图（2-2-2） 2.3.3.启动测试 在任何一台测试上打开一个“xterm”的窗口。 输入setnra命令使机器进入7. 程序。 在启动前，请确认机器和待测试的板没有报警的。 Run-In 时间为24小时，FA时为48小时。 2.33.5 完成测试后，SCB0和1，DPC和机柜上的FRU会有RIT的记录产生， 机器会产生RIT的记录。 三 测试辅助软件的介绍 3.1PLD 概述 PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。PLD是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。 PLD能做什么呢？可以毫不夸张的讲，PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。PLD的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言（HDL）的进步。如何使用PLD呢？其实PLD的使用很简单，学习PLD比学习单片机要简单的多，有数字电路基础，会使用计算机，就可以进行PLD的开发。不熟悉PLD的朋友，可以先看一看可编程逻辑器件的发展历程。3.2 可编程逻辑器件的发展历程当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。 其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以， PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。 PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。 PLA器件既有现场可编程的，也有掩膜可编程的。 在PAL的基础上，又发展了一种通用阵列逻辑GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工艺，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 典型的PLD的部分结构（实现组合逻辑的部分）为了弥补这一缺陷，20世纪80年代中期。 Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。（注：不同厂家的叫法不尽相同，Xilinx把，基于查找表技术，SRAM工艺，要外挂配置用的EEPROM的PLD叫FPGA；把基于乘积项技术，Flash（类似EEPROM工艺）工艺的PLD叫CPLD; Altera 把自己的PLD产品:MAX系列（乘积项技术，EEPROM工艺）,FLEX系列（查找表技术，SRAM工艺）都叫作CPLD,即复杂PLD(Complex PLD),由于FLEX系列也是SRAM工艺,基于查找表技术，要外挂配置用的EPROM,用法和Xilinx的FPGA一样，所以很多人把Altera的FELX系列产品也叫做FPGA.）（右图：8寸硅芯片，每一个小方格经过切割，封装后就是一片芯片3.3 FPGACPLD 概述 FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL,GAL等逻辑器件的基础之上发展起来的。同以往的PAL,GAL等相比较，FPGACPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场。通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。当然还有许多其它类型器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。 （99年Lattice收购了Vantis，成为第三大PLD供应商；同年Xilinx收购了Philips的PLD部门）1998年世界十大PLD公司排名公司销售额(亿美金)市场占有率1Altera5.9630.12Xilinx5.7429.03Vantis2.2011.14Lattice2.1811.05Actel1.397.06Luccent0.854.37Cypress0.442.28Atmel0.422.19Philips0.281.410Quicklogic0.241.2尽管FPGA,CPLD和其它类型PLD的结构各有其特点和长处，但概括起来，它们是由三大部分组成的:一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心输入输出块：连接逻辑块的互连资源连线资源：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接。 典型的PLD的框图 对用户而言，CPLD与FPGA的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGACPLD芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几个优点：随着VlSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管， FPGACPLD芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。FPGACPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGACPLD的资金投入小，节省了许多潜在的花费。用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGAPLD 试制样片，能以最快的速度占领市场。 FPGACPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出FPGACPLD的优势。电路设计人员使用FPGACPLD进行电路设计时，不需要具备专门的IC(集成电路)深层次的知识， FPGACPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。 3.4 开发PLD需要了解两个部分3.4.1 PLD开发软件 由于PLD软件已经发展的相当完善，用户甚至可以不用详细了解PLD的内部结构，也可以用自己熟悉的方法：如原理图输入或HDL语言来完成相当优秀的PLD设计。所以对初学者，首先应了解PLD开发软件和开发流程。了解PLD的内部结构，将有助于提高我们设计的效率和可靠性。如何获得PLD开发软件软件呢?许多PLD公司都提供免费试用版或演示版(当然商业版大都是收费的)，例如：可以免费从 上下载Altera公司的 Maxplus2 （Baseline版或E+MAX版），或向其代理商索取这套软件。Xilinx 公司也提供免费软件：WebPack,这套可以从xilinx网站下载。Lattice，Actel等公司也都有类似的免费软件提供。以上免费软件都需要在网上注册申请License文件，如果您对License的安装还有不清楚，请仔细阅读相关网页上的说明，也可以下载一些技术说明文档：EDA软件的license管理与安装。 通常这些免费软件已经能够满足一般设计的需要，当然，要想软件功能更强大一些，只能购买商业版软件。 如果您打算使用VHDL或Verilog HDL硬件描述语言来开发PLD/FPGA,通常还需要使用一些专业的HDL开发软件,这是因为FPGA厂商提供的软件的HDL综合能力一般都不是很强,需要其它软件来配合使用,详细情况可以通过浏览:开发软件栏目获得等多信息。对于PLD产品，一般分为：基于乘积项（Product-Term）技术，EEPROM（或Flash）工艺的中小规模PLD，以及基于查找表（Look-Up table）技术，SRAM工艺的大规模PLD/FPGA。EEPROM工艺的PLD密度小，多用于5,000门以下的小规模设计，适合做复杂的组合逻辑，如译码。SRAM工艺的PLD(FPGA)，密度高，触发器多，多用于10,000门以上的大规模设计，适合做复杂的时序逻辑，如数字信号处理和各种算法。目前有多家公司生产CPLD/FPGA，最大的三家是：ALTERA，XILINX，Lattice。3.4.2 PLD的分类和使用在PLD/FPGA开发软件中完成设计以后，软件会产生一个最终的编程文件（如 .pof ）。如何将编程文件烧到PLD芯片中去呢？对于基于乘积项（Product-Term）技术，EEPROM(或Flash)工艺的PLD（如Altera的MAX系列，Lattice的大部分产品，Xilinx的XC9500系列） 厂家提供编程电缆，如Altera叫：Byteblaster，电缆一端装在计算机的并行打印口上，另一端接在PCB板上的一个十芯插头，PLD芯片有四个管脚（编程脚）与插头相连。（如图）（1）它向系统板上的器件提供配置或编程数据，这就是所谓的在线可编程（ISP，如下图）。Byteblaster使用户能够独立地配置PLD器件，而不需要编程器或任何其它编程硬件。编程电缆可以向代理商购买，也可以根据厂家提供的编程电缆的原理图自己制作，成本仅需一，二十元。（可以参见有关的数据手册）早期的PLD是不支持ISP的，它们需要用编程器烧写。目前的PLD都可以用ISP在线编程，也可用编程器编程。这种PLD可以加密，并且很难解密。 1.将PLD焊在PCB板上 2.接好编程电缆 3.现场烧写PLD芯片 （2）对于基于查找表技术（Look-Up table）技术，SRAM工艺的FPGA（如Altera的所有FLEX,ACEX，APEX系列，Xilinx的Spartan,Virtex），由于SRAM工艺的特点，掉电后数据会消失，因此调试期间可以用下载电缆配置PLD器件，调试完成后，需要将数据固化在一个专用的EEPROM中（用通用编程器烧写），上电时，由这片配置EEPROM先对PLD加载数据，十几个毫秒后，PLD即可正常工作。(亦可由CPU配置PLD)。但SRAM工艺的PLD一般不可以加密。（3） 还有一种反熔丝（Anti-fuse）技术的FPGA，如Actel，Quicklogic的部分产品就采用这种工艺。用法与EEPOM的PLD一样，但这种的PLD是不能重复擦写，所以初期开发过程比较麻烦，费用也比较昂高。但反熔丝技术也有许多优点：布线能力更强，系统速度更快，功耗更低，同时抗辐射能力强，耐高低温，可以加密，所以在一些有特殊要求的领域中运用较多，如军事及航空航天。3.5 PLD/FPGA 结构与原理初步 3.5.1 基于乘积项（Product-Term)的PLD结构 采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice,Cypress的大部分产品（EEPROM工艺）我们先看一下这种PLD的总体结构（以MAX7000为例，其它型号的结构与此都非常相似）： 图1 基于乘积项的PLD内部结构这种PLD可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。 宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图1中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。宏单元的具体结构见下图： 图2 宏单元结构 左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。 3.5.2 乘积项结构PLD的逻辑实现原理 下面我们以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的，电路如下图： 图3 假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”）PLD将以下面的方式来实现组合逻辑f: 图4A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 图3电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用信道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）图3的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。3.5.3 查找表（Look-Up-Table)的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的FLEX,ACEX,APEX系列,xilinx的Spartan,Virtex系列。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子，实际逻辑电路LUT的实现方式a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111 3.5.4 基于查找表（LUT)的FPGA的结构我们看一看xilinx Spartan-II的内部结构，如下 Spartan-II主要包括CLBs，I/O块，RAM块和可编程连线（未表示出）。在spartan-II中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。 Slices可以看成是SpartanII实现逻辑的最基本结构 (xilinx其它系列，如SpartanXL,Virtex的结构与此稍有不同，具体请参阅数据