VHDL-奇数分频和小数分频.doc

标签： VHDLCPLDFPGASEEDVHDL 50%占空比奇数分频器之方法一，程序引发的器件资源消耗的问题与FPGA资源利用问题library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fredivn1 isGENERIC(N:integer:=7); -可以是3，5，7，9，11，。 port(clk:in std_logic; outclk:out std_logic);end fredivn1;architecture rtl of fredivn1 issignal count1,count2:integer range 0 to N;signal q,outclk1,outclk2:std_logic;beginq=outclk1 and outclk2; outclk=q xor outclk1;process(clk)beginif(clkevent and clk=1) thenif(count1=N-1) thencount1=0;elsecount1=count1+1;if count1(integer(N/2) thenoutclk1=0;elseoutclk1=1;end if;end if;end if;end process;process(clk)beginif(clkevent and clk=0) thenif(count2=N-1) thencount2=0;elsecount2=count2+1;if count2(integer(N/2) thenoutclk2=1;elseoutclk2=0;end if;end if;end if;end process;end rtl;众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。第二：奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为1，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.下面是根据上面思想写的三分频程序,1/3和50%占空比的程序.library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity division3 isport (clk: in std_logic; out1: out std_logic);end division3;architecture Behavioral of division3 issignal division2,division4 :std_logic:=0;signal temp1,temp2:integer range 0 to 10;beginp1:process(clk) begin if rising_edge(clk) then temp1=temp1+1; if temp1=1 then division2=1; elsif temp1=2 then division2=0; temp1=0; end if; end if;end process p1;p2:process(clk) begin if clkevent and clk=0 then temp2=temp2+1; if temp2=1 then division4=1; elsif temp2=2 then division4=0; temp2=0; end if; end if; end process p2;p3:process(division2,division4)begin out1=division2 or division4;end process p3;end Behavioral; (50%)关于奇数分频和小数分频小数分频举例，对于8.7分频，先进行几次8分频，后进行几次9分频，这样平均下来就是小数分频，至于具体几次就是靠公式了：这其中K就是8.7，N等于8，-n就是-1，X就是7。这样，其中就会有X（也就是7）次9分频，按照平均，就有3次8分频（87-7*9）/8。还有一个问题，就是从N 分频切换到N + 1 分频和从N + 1 分频切换到N 分频都会产生一个随时间增长的相位移, 如果简单的先进行3 次8 分频后做7 次9 分频将会产生很大的相位波动。解决方法是将这两种分频混合。怎样混合就有要牵扯到另一个控制逻辑：每进行分频，就用10减去小数部分（10-7）,这个结果值累加，小于10的次数进行N+1分频，然后进行N分频， 但是每次超过又要减去10重新累加：这个过程有一个变量控制。奇数分频N倍奇数分频，要使占空比为50%，以如下思路实现：A、以原时钟周期的N倍作为一个处理周期；（用计数器计数的作用）B、生成占空比为N/2：N/21（除法取整）的波形；（以计数器值采样）C、将B生成的波形相移原时钟的半个周期；（用负沿打的作用）D、若高电平占N/2宽，输出将B和C的波形相或；若高电平占N/21宽，输出将B和C的波形相与具体代码如下：module odddiv(rst,clk,clkout); parameter N=3;/计数器的位数 N的最大计数值要大于或等于M parameter M=7; /要分频的模，取奇数 input rst; input clk; output clkout; reg tempp,tempn; /assign clkp=clk; /assign clkn=clk; reg N-1:0 count; always (negedge rst or posedge clk) if(!rst) begin count=0; tempp=0; end el