《计算机组成原理》课程设计报告-基于VHDL的彩灯控制器设计与实现1.doc

付希傲 基于vhdl的彩灯控制器设计与实现 第 22 页 共 22 页 长沙理工大学计算机组成原理课程设计报告 付希傲 学 院 计算机与通信工程 专 业 网络工程 班 级 网络工程08-02 学 号 200858080212 学生姓名 付希傲 指导教师 蔡烁 课程成绩 完成日期 2010年12月31日课程设计任务书 计算机与通信工程学院 网络工程专业 课程名称计算机组成原理课程设计时间20102011学年第一学期1718周学生姓名付希傲指导老师蔡烁题 目基于vhdl的彩灯控制器设计与实现 主要内容：随着科技的发展 , 在现代生活中, 彩灯作为一种景观应用越来越多。现介绍了以vhdl为基础的十六路彩灯控制系统。同时减少了设计芯片的数量、缩小了体积、降低了功耗、提高了设计的灵活性、可靠性和可扩展性。通过设计到模拟仿真实验，流程一目了然。要求：（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。（3）学按要求编写课程设计报告书，能正确阐述设计和实验结果。（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。应当提交的文件：（1）课程设计报告。（2）课程设计附件（主要是源程序）。课程设计成绩评定学 院 计算机通信工程 专 业 网络工程 班 级 网络08-01 班 学 号 200550250114 学生姓名 付希傲 指导教师 蔡烁 课程成绩 完成日期 2010年12月31日指导教师对学生在课程设计中的评价评分项目优良中及格不及格课程设计中的创造性成果学生掌握课程内容的程度课程设计完成情况课程设计动手能力文字表达学习态度规范要求课程设计论文的质量指导教师对课程设计的评定意见综合成绩 指导教师签字 年 月 日目 录任务书.2摘 要 .5abstract .61引 言 .71.1vhdl技术介绍.71.2其他技术特征.82十六路彩灯控制系统的实现十六路彩灯控制器的实现.92.1 功能描述.92.2 设计原理.93模块设计及其功能.103.1 子模块及功能.104 程序下载与测试.134.1 下载.134.2 硬件测试.145结论.14参考文献.15附录.16多路彩灯控制器的设计 摘 要随着科技的发展 , 在现代生活中, 彩灯作为一种景观应用越来越多。现介绍了以vhdl为基础的十六路彩灯控制系统。同时减少了设计芯片的数量、缩小了体积、降低了功耗、提高了设计的灵活性、可靠性和可扩展性。在电子电路设计领域中，电子设计自动化(eda)工具已成为主要的设计手段，而vhdl语言则是eda的关键技术之一，它采用自顶向下的设计方法，即从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本文介绍了基于eda技的多路彩灯控制器的设计与分析。在max+plusii环境下采用vhdl语言实现，论述 了基于vhdl语言和cpld芯片的数字系统设计思想和实现过程。电子设计自动化技术eda的发展给电子系统的设计带来了革命性的变化，eda软件设计工具，硬件描述语言，可编程逻辑器件（pld）使得eda技术的应用走向普及。cpld是新型的可编程逻辑器件，采用cpld进行产品开发可以灵活地进行模块配置，大大缩短了产品开发周期，也有利于产品向小型化，集成化的方向发展。而vhdl语言是eda的关键技术之一，它采用自顶向下的设计方法，完成系统的整体设计。 关键词: vhdl; 彩灯; 仿真; 控制 multi-channel colored lantern controllers designabstract along with the technical development, in the modern life, the colored lantern took one kind of landscape application are more and more useful. the eda technology application causes the electronic products and the system development revolutionary transformation, presently introduced take vhdl as the foundation 16 group colored lantern control system. simultaneously reduced the design chip quantity, reduced the volume, reduced the power loss, enhanced the design flexibility, the reliability and the extendibility.in the electronic circuit design domain, the electronic design automation (eda) tool has become the main design method, but the vhdl language is one of eda key technologies, it uses from the top design method, namely requests from the system overall to embark, designs from on to under the duty to decompose into the different function module, finally forms various functions module connection the top layer module, completes the system hardware the overall design. this article introduced based on the eda technique multi-channel colored lantern controller design and the analysis. uses the vhdl language realization under the max+plusii environment, elaborated based on the vhdl language and the cpld chip number system design concept and the realization process. the electronic design automation technology eda development has brought the revolutionary change for the electronic system design, the eda software design tool, the hardware description language, programmable logical component (pld) causes the eda technology the application to move towards the popularization. cpld is the new programmable logical component, uses cpld to carry on the product development to be possible to carry on the module disposition nimbly, reduced greatly the product development cycle, also is advantageous to the product to the miniaturization, the integrated direction develops. but the vhdl language is one of eda key technologies, it uses from the top design method, completes the system the overall design. key words cymometer; lcd; single-chip microcomputer1 引言1.1vhdl技术介绍vhdl（very high speed integrated circuit hardware description language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为ieee（the institute of electrical and electronics engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，vhdl具有多层次描述系统硬件功能的能力，支持自顶向下（top to down）和基于库（librarybased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用vhdl对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的cpld器件中去，从而实现可编程的专用集成电路（asic）的设计。用vhdl 语言进行数字逻辑电路和数字系统的设计,是电子电路设计方法上的一次革命性变革。与传统设计方法相比,vhdl 描述电路行为的算法有很多优点: (1) 设计层次较高、用于较复杂的计算时,能尽早发现存在的问题,缩短设计周期;(2) 独立实现,修改方便,系统硬件描述能力强;(3) 可读性好,有利于交流,适合于文档保存;(4) vhdl 语言标准、规范、移植性强;(5) vhdl 类型众多而且支持用户自定义类型,支持自顶而下的设计方法和多种电路的设计。随着科学技术的发展以及人民生活水平的提高,在现代生活中, 彩灯作为一种装饰既可以增强人们的感观,起到广告宣传的作用,又可以增添节日气氛,为人们的生活增添亮丽。 用vhdl进行设计，首先应该理解，vhdl语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用vhdl“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的。整个系统共有三个输入信号：控制彩灯节奏快慢的基准时钟信号clk_in，系统清零信号clr，彩灯节奏快慢选择开关chose_key；共有16个输出信号led15.0，分别用于控制十六路彩灯。据此，我们可将整个彩灯控制器cdkzq分为两大部分：时序控制电路sxkz和显示控制电路xskz。当各个模块均完成上述操作之后，即可利maxpllus2的原理图输入，调用各个元器件(底层文件)，以原理图的形式形成最后的十六路彩灯显示系统(顶层文件)，并且进行仿真。仿真通过，即可下载到指定的cpld芯片里面，并进行实际连线，进行最后的硬件测试。当然，可以将各个模块所生成的元件符号存放在元件库中，以被其他人或其他的设计所重复调用，以简化后面的设计。vhdl硬件描述语言实现的多路彩灯控制器。双击上一行的“1”“2”试试，j(本行不会被打印，请自行删除)1.2相关技术特征eda是电子设计领域的一场革命,它源于计算机辅助设计（cad，computer aided design）、计算机辅助制造（cam，computer aided made）、计算机辅助测试（cat，computer aided test）和计算机辅助工程（cae，computer aided engineering）。利用eda工具,电子设计师从概念、算法、协议开始设计电子系统,从电路设计、性能分析直到ic版图或pcb版图生成的全过程均可在计算机上自动完成。eda代表了当今电子设计技术的最新发展方向,其基本特征是设计人员以计算机为工具,按照自顶向下的设计方法,对整个系统进行方案设计和功能划分,由硬件描述语言完成系统行为级设计,利用先进的开发工具自动完成逻辑编译、化简、分割、综合、优化、布局布线（par，place and route）、仿真及特定目标芯片的适配编译和编程下载,这被称为数字逻辑电路的高层次设计方法。作为现代电子系统设计的主导技术,eda具有两个明显特征：即并行工程（concurrent engineering）设计和自顶向下（top-down）设计。其基本思想是从系统总体要求出发,分为行为描述（behaviour， description）、寄存器传输级（rtl，register transfer level）描述、逻辑综合（logic synthesis）三个层次,将设计内容逐步细化,最后完成整体设计,这是一种全新的设计思想与设计理念。2 十六路彩灯控制系统的实现2.1功能描述在电路中以 1 代表灯亮,以 0 代表灯灭,由 0,1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的花样功能显示。在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。下面就以一个十六路彩灯控制系统的实现为例进行简单说明。此十六路彩灯控制系统设定有六种花样变化 ,这四种花样可以进行自动切换 ,并且每种花样可以选择不同的频率 。2.2设计原理用vhdl进行设计 ,首先应该了解 ,vhdl语言一种全方位硬件描述语言 ,包括系统行为级 ,寄存传输级和逻辑门级多个设计层次。应充分利用dl “自顶向下” 的设计优点以及层次化的设计概层次概念对于设计复杂的数字系统是非常有用它使得人们可以从简单的单元入手 ,逐渐构成庞大而复杂的系统 。首先应进行系统模块的划分 ,规定每一模块的功能以及各个模块之间的接口。最终设计方案为:以一个十六路彩灯花样控制器、 一个四频率输出分频器 ,一个四选一控制器和一个时间选择器总共四部分来完成设计。四选一控制器从分频器选择不同频率的时钟信号输送到彩灯花样控制器 ,从而达到控制彩灯闪烁速度的快慢 ,时间选择器控制每种速度维持的时间长短。整个十六路彩灯控制系统设计的模块图如图 1所示。图1与其它硬件设计方法相比，用vhdl进行工程设计的优点是多方面的：具有很强的行为描述能力，支持大规模设计的分解和已有设计的再利用，可读性好，易于修改和发现错误，可以使用仿真器对vhdl源代码进行仿真允许设计者不依赖于器件，容易发现设计中出现的问题，以便及时处理。实现了设计与工艺无关，可移植性好，上市时间快，成本低，asic移植等优点。3 模块设计及其功能3.1子模块及其功能本次设计分为四个子模块 ,即十六路彩灯花样控制器、 四频率输出分频器 ,四选一控制器和时间选择器 ,其子模块及其功能如下:(1)四频率输出分频器在本次设计中 ,只设计了四种花样 ,要求这四种花样以不同的频率显示 ,而只有一个输入的时钟信号 ,所以对所输入的时钟信号进行 2 分频 ,4 分频 ,8分频 ,16分频 ,得到四种频率信号 ,clkdiv模块用来完成此功能。(2)时间选择器时间选择器实际上是两个分频器 ,其中一个频率是另一个频率的两倍。本来这两个分频器是可以在上述的四频率输出器中实现的 ,但为了方便地为四选一控制器提供不同的时间选择条件 ,就将这两个分频器独立开来。这两个输出的时钟信号组合起来就可以为四选一控制器提供 00,01,10,11 四个时间选择条件 ,如下图2所示。(3)四选一控制器四选一控制器功能是从分频器中选择不同频率的时钟信号送给彩灯控制器 ,实现彩灯闪烁的频率变化。(4)彩灯控制器彩灯控制电路是整个设计的核心 ,它负责整个设计的输出效果即各种彩灯图案的样式变化。该程序充分地说明了用 vhdl设计电路的 “弹” 性 ,即可通过改变程序中输出变量 q 的位数来改变彩灯的数目。其中 ,p1进程对灯闪的速度控制有两种方式可改变灯闪的速度:一是改变外部时钟的赋值 ,二是改变信号u 的位数。p2进程能进行彩灯的图案控制 ,改变 s的位数即可改变要控制图案的数目 ,改变输出变量 q 的组合即可变幻彩灯图案。其仿真波形如图3所示 ,模块符号如图4所示。最后 ,当各个模块均完成上述操作之后 ,即可利用maxplus2的原理图输入 ,调用各个元器件(底层文件) ,以原理图的形式形成最后的十六路彩灯显示系统(顶层文件) ,并且进行仿真。仿真通过 ,即可下载到指定的 cpld芯片里面 ,并进行实际连线 ,进行最后的硬件测试。当然 ,可以将各个模块所生成的元件符号存放在元件库中 ,用以被其它人或其它的设计所重复调用 ,以简化后面的设计。图3 主控制器输出波形图4块符号 模块的设计使得程序得以实现，对于程序的理解和对模块的设计紧密的联系起来利用eda技术方便快捷的实现了设计。用vhdl进行设计，首先应该理解，vhdl语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用vhdl“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统4 程序下载与实现4.1 下载 以上的仿真正确无误，则可以将设计编程下载到选定的目标器件中做进一步的硬件测试，以便最终了解设计的正确性。4.2硬件测试经检查没有错误后下载成功在开发板上连线后成功实现程序开发板上的灯按照程序依次亮灭。下载与测试是本次课设最后也是最重要的因为前面程序的正确为下载和测试做好了准备并使得可以顺利的进行达到课设的预期效果和目的5 结论用vhdl进行设计，首先应该理解，vhdl语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用vhdl“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。通过使用eda编程既方便有快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证 ,实验表明 ,此设计方法能够满足多种不同花样彩灯的变化要求 ,并且该方法便于扩展不同变化模式的彩灯花样。计算机组成原理设计是计算机网络的基础课程的一个非常重要的实践环节。它不但能巩固我们已所学的电路的理论知识，而且能提高我们的电子电路的设计水平，还能加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们的创新意识及创新思维。 参考文献1 罗英伟1agent及基于空间信息的辅助决策j. 计算机辅助计及图形学学报,2001,13 (7) :667-671.2 亢锐,叶青,范全义1基于multi-agent 技术的internet信息挖研究j. 计算机工程,2001,27 (2) :107-109.3 chorafasdn. agenttechnologyhandbook m.newyork:mcgrahill,2001.4raymondkosala,hendrikbolckeel.webminingresearch:asurveyj.acmsigkdd2005,2 (1) :6-8.5 ajithabrahambussinessintelligencefromwebusageminingj.ieeepress,2003,11 (1) :94-107.附 录（1） 时序控制电路部分程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sxkz is port(chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; clk:out std_logic);end entity sxkz;architecture art of sxkz is signal cllk:std_logic; begin process(clk_in,clr,chose_key)is variable temp:std_logic_vector(2 downto 0); begin if clr=1then cllk=0;temp:=000; elsif rising_edge(clk_in)then if chose_key=1then if temp=011then temp:=000; cllk=not cllk; else temp:=temp+1; end if; else if temp=111then temp:=000; cllk=not cllk; else temp:=temp+1; end if; end if; end if; end process; clk=cllk; end architecture art;（2）显示控制电路部分程序如下：library ieee;use ieee.std_logic_1164.all;entity xskz isport(clk:in std_logic;clr:in std_logic;led:out std_logic_vector(15 downto 0);end entity xskz;architecture art of xskz istype state is(s0,s1,s2,s3,s4,s5,s6);signal current_state:state;signal flower:std_logic_vector(15 downto 0);beginprocess(clr,clk)isconstant f1:std_logic_vector(15 downto 0):=0001000100010001;constant f2:std_logic_vector(15 downto 0):=1010101010101010;constant f3:std_logic_vector(15 downto 0):=0011001100110011;constant f4:std_logic_vector(15 downto 0):=0100100100100100;constant f5:std_logic_vector(15 downto 0):=1001010010100101;constant f6:std_logic_vector(15 downto 0):=1101101101100110;beginif clr=1 thencurrent_stateflower=zzzzzzzzzzzzzzzz;current_stateflower=f1; current_stateflower=f2; current_stateflower=f3;current_stateflower=f4;current_stateflower=f5;current_stateflower=f6;current_state=s1;end case;end if;end process;led=flower;end architecture art; （3）整个电路系统部分程序如下：library ieee;use ieee.std_logic_1164.all;entity cdkzq isport(clk_in:in std_logic;clr:in std_logic;chose_key:in std_logic;led:out std_logic_vector(15 downto 0);end entity cdkzq;architecture art of cdkzq iscomponent sxkz isport(chose_key:in std_logic;clk_in:in std_logic;clr:in std_logic;clk:out std_logic);end component sxkz;component xskz isport(clk:in std_logic;clr:in std_logic;led:out std_logic_vector(15 downto 0);end component xskz;signal s1:std_logic;beginu1:sxkz port map(chose_key,clk_in,clr,s1);u2:xskz port map(s1,clr,led);end architecture art; endprocess;endcolor; ut2apodfxxc02gybkskcww97mrqqwhoj5tl15zt6jipyytycummtarp3v1n5luizi3xh3bhwyreko8d9g7nmzqowpjetldrw08gvs8dsdqqygc3ce7moo2tlf0jf1gk74iuxybmtivr97ckrfvqult5fn2t6mpjr6rbzvpsortzvij5nb5ndvvsr4iwr1twlfkglspzuhrjq3cmzu98euouijdlszqpmvrw9zkupxf8wfug9l2g9277g2rtipa1ypczeuqxpkbhtvdcooqozxuz3vjrzmocijym62zchmeootyes8ebmm932tbz2yo09rtszeys8zrd2yktj8l6jeazvajnfbtrylvsm6ofbftoxvrffn7owiygjlamkunxjybz5rrb7r4vsur9zpfzfmfsjhcfca37lnw2vvlrkn7r8psz1bn6oric5hu5z6hcxayqynpog8duybawqsl20csg06dh2sm8hltgpkicskrgopdpuhbj1lmpk7lydvc6nnmwl3fwhzftfvyaary7lhssxj10v3ph3y19bxyr77ib7cpzsu2tijqe3hkqkkau9kskcphkxuikvvyjzpg2yijrkqfbggovyqkuxnwi9omnjtt6qilzxtyrf7d20fbmabcfiixrqkusvnxbppfuxyq1fjskfsubkgs2duvqc9sz4jkbgn4qqv66pyoarjurnfj3txyfclzieeptwfjthpheipdfnqnr2hjqkv2dzwtmpdjqkbcxmovdsjqc