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主编 宫迎新 制作 赵一心 2006年8月,电工与电子技术,第15章 触发器和时序逻辑电路,15.1 双稳态触发器 15.2 寄存器 15.3 计数器 15.4 数模和模数变换器,15.1 双稳态触发器,上一章讨论的各种门电路及由其组成的组合逻辑电路中，它们的输出变量状态仅由当时的输入变量的组合状态来决定，而与电路原来的状态无关，即它们不具有记忆功能。但是一个复杂的计算机或数字系统，要连续进行各种复杂的运算和控制，就必须在运算和控制过程中，暂时保存(记忆)一定的代码(指令、操作数或控制信号)，为此，需要利用触发器构成具有记忆功能的电路。这种电路某一时刻的输出状态不仅和当时的输入状态有关，而且还与电路原来的状态有关的逻辑电路，称为时序逻辑电路。,双稳态触发器是构成时序逻辑电路的基本单元。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。 所以，触发器可以记忆1位二值信号。 根据逻辑功能的不同，触发器可以分为：RS触发器、D触发器、JK触发器、T和T触发器； 按照结构形式的不同，又可分为：基本RS触发器、同步触发器、主从触发器和边沿触发器。,一、 基本RS触发器,电路组成和逻辑符号,信号输入端，低电平有效。,工作原理,1,0,0,1,0 1,0,0,1,1,0,1 0,1,1,1,1,0,1 1,不变,1,0,0,0,1,1,0 0,不定,？,功能表,波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,基本RS触发器的特点,（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。,在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。,二、同步RS触发器,CP0时，R=S=1，触发器保持原来状态不变。,CP1时，工作情况与基本RS触发器相同。,功能表,主要特点,波形图,（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。,不变,不变,不变,不变,不变,不变,置1,置0,置1,置0,不变,三、 主从J-K触发器,工作原理,0,1,0,1,逻辑功能分析,功能表,波形图,四、触发器逻辑功能的转换,在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。,JK触发器D触发器,JK触发器T触发器,JK触发器T触发器,T触发器的逻辑功能：每来一个时钟脉冲翻转一次。,D触发器T触发器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,15.2 寄存器,一、数码寄存器,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入寄存器中，即有：,二、移位寄存器,(一)4位右移移位寄存器,并行输出,在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。,(二) 4位左移移位寄存器,并行输出,(三) 集成双向移位寄存器74LS194,由74LS194构成的能自启动的4位环形计数器,波形图,15.3 计数器,能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,一、 二进制加法计数器,我们知道，二进制只有和两个数码，二进制加法的规律是逢二进一，即+，+。也就是每当本位是再加时，本位就变为，而向高位进位，使高位加。 由于双稳态触发器有和两个状态，所以一个触发器可以表示一位二进制数。如果要表示位二进制数，就要用个双稳态触发器。根据上述，我们可以列出四位二进制加法计数器的状态表如下表所示。 要实现表中所列的四位二进制加法计数，必须用四个双稳态触发器，它们具有计数功能。,状态表,1、异步二进制计数器,4位异步二进制加法计数器,最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他三个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。,波形图,F0每输入一个时钟脉冲翻转一次。,F1在Q0由1变0时翻转。,F2在Q1由1变0时翻转。,二分频,四分频,八分频,十六分频,F3在Q2由1变0时翻转。,从状态表或波形图可以看出，从状态0000开始，每来一个计数脉冲，计数器中的数值便加1，输入16个计数脉冲时，就计满归零，所以作为整体，该电路也可称为十六进制计数器。 由波形图不难看出，每个触发器输出脉冲的频率是它的低一位触发器输出脉冲频率的二分之一，称为二分频。因此，Q0、Q1 、Q2 、Q3 输出的脉冲频率分别是计数脉冲的二分频，四分频，八分频和十六分频。所以这种计数器也可作为分频器使用。 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。,用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图,F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。,3位异步二进制减法计数器,F0每输入一个时钟脉冲翻转一次， F1在Q0由1变0时翻转， F2在Q1由1变0时翻转。,2、同步二进制计数器,3个JK触发器都接成T触发器,F0每输入一个时钟脉冲翻转一次,F1在Q0=1时，在下一个CP触发沿到来时翻转。,F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,三、 十进制加法计数器,选用4个CP下降沿触发的JK触发器F0、F1、F2 、F3。,1、同步十进制加法计数器,F0：每来一个CP计数脉冲翻转一次， 。,F2：在Q0 和Q1都为1时，再来一个计数脉冲才翻转， 。,F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第10个脉冲到来时Q3应由1变为0，,F1：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转， 、 。,驱动方程：,十进制加法计数器时序表,2、异步十进制加法计数器,例：分析图示计数器为几进制计数器。,列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。,例：分析图示计数器为几进制计数器。,列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。,15.4 数模和模数转换,能将模拟量转换为数字量的电路称为模数转换器，简称A/D转换器或ADC；能将数字量转换为模拟量的电路称为数模转换器，简称D/A转换器或DAC。ADC和DAC是沟通模拟电路和数字电路的桥梁，也可称之为两者之间的接口。,一、 数/模转换器,将输入的每一位二进制代码按其权的大小转换成相应的模拟量，然后将代表各位的模拟量相加，所得的总模拟量就与数字量成正比，这样便实现了从数字量到模拟量的转换。,基本原理,不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，即不论输入数字信号是1还是0，各支路的电流不变。,设RF=R/2,2、倒T型电阻网络数模转换器,分别从虚线A、B、C、D处向左看的二端网络等效电阻都是R。 不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变。 从参考电压UR处输入的电流IR为：,各支路电流IR为：,（1）分辨率 分辨率用输入二进制数的有效位数表示。在分辨率为n位的D/A转换器中，输出电压能区分2n个不同的输入二进制代码状态，能给出2n个不同等级的输出模拟电压。 分辨率也可以用D/A转换器的最小输出电压与最大输出电压的比值来表示。10位D/A转换器的分辨率为： （2）转换精度 D/A转换器的转换精度是指输出模拟电压的实际值与理想值之差，即最大静态转换误差。 （3）输出建立时间 从输入数字信号起，到输出电压或电流到达稳定值时所需要的时间，称为输出建立时间。,二、模/数转换器,转换开始前先将所有寄存器清零。开始转换以后，时钟脉冲首先将寄存器最高位置成1，使输出数字为1000。这个数码被D/A转换器转换成相应的模拟电压uo，送到比较器中与ui进行比较。若uiuo，说明数字过大了，故将最高位的1清除；若uiuo，说明数字还不够大，应将这一位保留。然后，再按同样的方式将次高位置成1，并且经过比较以后确定这个1是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字量输出。,原理框图,基本原理,3位逐次逼近型A/D转换器,转换开始前，先使Q1=Q2=Q3=Q4=0，Q5=1，第一个CP到来后，Q1=1，Q2=Q3=Q4=Q5=0，于是FA被置1，FB和FC被置0。这时加到D/A转换器输入端的代码为100，并在D/A转换器的输出端得到相应的模拟电压输出uo。uo和ui在比较器中比较，当若uiuo时，比较器输出uc=1；当uiuo时，uc=0。 第二个CP到来后，环形计数器右移一位，变成Q2=1，Q1=Q3=Q4=Q5=0，这时门G1打开，若原来uc=1，则FA被置0，若原来uc=0，则FA的1状态保留。与此同时，Q2的高电平将FB置1。 第三个CP到来后，环形计数器又右移一位，一方面将FC置1，同时将门G2打开，并根据比较器的输出决定FB的1状态是否应该保留。 第四个CP到来后，环形计数器Q4=1，Q1=Q2=Q3=Q5=0，门G3打开，根据比较器的输出决定FC的1状态是否应该保留。 第五个CP到来后，环形计数器Q5=1，Q1=Q2=Q3=Q4=0，FA、FB、FC的状态作为转换结果，通过门G6、G7、G8送出。,工作