EDA课设指导书.doc

EDA基础课程设计指导书中原工学院信息商务学院2008年7月4位加法器的设计一、设计目的本课程设计的目的，旨在通过上机实验，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图进行电路设计的基本方法和利用EDA工具软件（MAX+plus或Quartus7.2）设计简单数字电子系统的能力。通过该课程设计，使学生掌握原理图输入法及层次化设计的操作步骤，掌握设计电路原理图的编辑、编译、仿真等操作方法，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。二、设计任务以Altera公司的MAX+plus或Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成：（1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果；（2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果；（3）在1位全加器的基础上，设计4位加法器。三、 设计步骤1. 半加器的设计（1）元件选择在MAX+plus II工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。图1 半加器原理图 在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:maxplus2max2libprim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和output(输出)等。在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到其他元件符号。（2）编辑半加器的原理图半加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。 在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_addergdf”(注意后缀是gdf)为文件名，存在自己建立的工程目录d:myedamygdf内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。 （3）编译设计图形文件 设计好的图形文件一定要通过MAX+plus II的编译。在MAX+plus II集成环境下，执行“MAX+plus”菜单下的“Compiler”命令，在弹出的编译对话框中单击“Start”按钮，即可对h_addergdf文件进行编译。 在编译中，MAX+plus II自动完成编译网表提取(Compiler Netlist Extractor)、数据库建立(Database Builder)、逻辑综合(Logic Synthesizer)、逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)和编程文件汇编(Assembler)等操作，并检查设计文件是否正确。存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译(Compiler)对话框中指出错误类型和个数。（4）生成元件符号 在MAX+plus II集成环境下，执行“File”菜单下的“Create Default Symbol”命令，将通过编译的GDF文件生成一个元件符号，并保存在工程目录中。这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。（5）功能仿真设计文件 仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。 建立波形文件 进行仿真时需要先建立仿真文件。在Max+p1us II环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e项，波形编辑窗口即被打开。 输入信号节点 在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available NodesGroups” (可利用的节点与组)框中将列出该设计项目的全部信号节点。若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=”按钮，选中的信号即进入到对话框右边的“Selected NodesGroups”(被选择的节点与组)框中。如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“=按钮。节点信号选择完毕后，单击“OK”按钮即可。 设置波形参量 在波形编辑对话框中调入了半加器的所有节点信号后，还需要为半加器输入信号a和b设定必要的测试电平等相关的仿真参数。如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可以在Options选项中，取消网格对齐Snap to Grid的选择(取消钩)。 设定仿真时间宽度 在仿真对话框，默认的仿真时间域是1S。如果希望有足够长的时间观察仿真结果，可以选择“File”命令菜单中的“End Time”选项，在弹出的“End Time”对证框中，填入适当的仿真时间域(如5S)即可。 加入输入信号为输入信号a和b设定测试电平的方法及相关操作如教材图2.31所示，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。 波形文件存盘以“h_adderscf”(注意后缀是scf)为文件名，存在自己建立的工程目录d:myedamygdf内。在波形文件存盘时，系统将本设计电路的波形文件名自动设置为“h_adder.scf”，因此可以直接单击确定按钮。 进行仿真波形文件存盘后，执行“Max+p1us II”选项中的仿真器“Simulator”命令，单击弹出的“仿真开始”对话框中的“Start”按钮，即可完成对半加器设计电路的仿真，可通过观察仿真波形进行设计电路的功能验证。2. 1位全加器的设计（1）编辑1位全加器的原理图1位全加器可以用两个半加器及一个或门连接而成。其原理图如图2所示。在MAX+plus图形编辑方式下，在用户目录中找到自己设计的半加器元件h_adder，并把它调入原理图编辑框中（调入两个），另外从d:maxplus2max2libprim元件库中调出一个两输入端的或门，并加入相应的输入和输出元件，按照图2所示电路连线，得到1位全加器电路的设计结果。电路中的a和b是两个1位二进制加数输入，cin是低位来的进位输入，sum是和输出，cout是向高位进位输出。（2）设计文件存盘与编译完成1位全加器电路原理图的编辑后，以f_addergdf为文件名将1位全加器电路原理图设计文件保存在工程目录中，“.gdf”表示图形文件。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，操作者不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是初学者上机实验时最容易忽略和出错的地方。图2 1位全加器原理图全加器的原理图文件包括两个层次的设计。半加器h_adder.gdf是底层设计文件，全加器f_adder.gdf是顶层设计文件。在编译顶层文件之前要设置此文件为顶层文件，操作方法是先打开f_adder.gdf，执行“file”菜单下“project”的“set project to current file”命令即可。 完成图形文件编辑并存盘后，执行MAX+plus II的“Compiler”命令对设计文件进行编译，检查设计文件中的错误。如果设计文件不存在错误，则可以开始进一步对设计文件进行网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配(结构综合)、时序仿真文件提取和编程下载文件装配等操作。在MAX+plus集成环境下，执行“File”菜单中的“Create Default Symbol”命令，可为通过编译的图形设计文件产生一个元件符号，并被保存在工程目录中，该元件符号可以被其他电路系统设计调用，成为该系统的一个基本元件。其输入输出端口名由系统自动改为大写字母。（3）仿真设计文件 在MAX+plus波形编辑方式下，编辑f_addergdf的波形文件，并完成输入信号a、b和cin输入电平的设置。波形文件编辑结束后也要将波形文件保存在工程目录中，在存盘操作时，系统会自动将当前设计的文件名作为波形文件名，并以.scf为文件类型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接单击“OK”按钮结束波形文件的存盘操作。波形文件存盘后，执行启动仿真器“Simulator”命令开始仿真，可通过观察仿真波形进行设计电路的功能验证。3. 4位加法器的设计4位加法器的设计中，全加器成为底层文件ain3.0和bin3.0是两个4位二进制输入端，cin是低位来得进位输入端，sum3.0是4位和输出端，cout是向高位进位的输出端。原理图如图3所示。图3 4位加法器原理图ain3.0的右边连接了一条粗的信号线，表示该信号与有ain3ain0文字标注的4个全加器的ain输入端连接。同理bin3.0和sum3.0。粗线表示多条信号线组成的总线，细线表示单信号线。用鼠标左键单击信号线，使之变成红色，然后在红线上单击右键，选择“line style”命令，然后选择相应的粗或细信号线即可。单击编辑窗口左边“A”按钮可以在信号线上添加文字标注。四、 设计要求（1）原理了解，清楚设计内容；（2）电路原理图绘制正确；（3）电路仿真结果满足系统逻辑功能。五、 时间安排第一天：了解原理，清楚设计内容，掌握MAX+plus或Quartus7.2工具软件的原理图设计方法及仿真第二三天：运用PC和MAX+plus或Quartus7.2工具软件进行半加器的原理图设计及仿真、1位全加器的原理图设计及仿真和4位加法器的设计与仿真；第四天：检查仿真结果；第五天：完成课程设计报告。六、 实验报告要求（1）画出编译通过后的原理图（2）绘出生成的元件符号（3）绘出仿真波形图（4）实验结果分析（5）课程设计报告要求包含：题目、设计任务及要求、设计内容、设计步骤和方法、仿真结果及分析、心得体会、参考文献六、 参考资料1.教材1 江国强主编。EDA技术与应用（第二版）。北京：电子工业出版社，2009年2.参考书1 潘松等主编。EDA技术实用教程（第二版）。科学出版社，2005年2 宋万杰等主编。CPLD技术及其应用。西安电子科技大学出版，1999年3 侯伯亨等主编。VHDL硬件描述语言与数字逻辑电路设计。西安电子科技大学出版社，2002年扩展部分： 译码器设计（选作）一、实验目的1、学习MAX+plus工具软件的基本功能和使用方法。2、通过上机实验掌握Verilog HDL文本输入语言和设计法，学习用Verilog HDL语言设计3线-8线译码器的方法。3、掌握设计文本输入法的编辑、编译、仿真等操作方法。二、实验仪器与设备1、PC机2、MAX+plus II 软件三、实验内容以Altera公司的MAX+plus II为工具软件，采用Verilog HDL文本输入设计法设计3线8线译码器，生成元件符号，并仿真验证和分析设计结果。四、实验原理与步骤设ENA是低电平有效的使能控制输入端，C，B，A是数据输入端，Y7Y0是输出端。3线8线译码器的功能表如表1所示。表1 3线8线译码器功能表ENACBAY7Y6Y5Y4Y3Y2Y1Y00000111111100001111111010010111110110011111101110100111011110101110111110110101111110111011111111xxx111111111、编辑3线8线译码器的源程序3线8线译码器的Verilog HDL源代码如下：module decoder (a,b,c,ena,y);input a,b,c ,ena;output7:0 y;reg7:0 y;always beginif(ena = = 1) y=b11111111;elsecase(c,b,a) b000: y=b11111110; b001: y=b11111101; b010: y=b11111011; b011: y=b11110111;b100: y=b11101111; b101: y=b11011111; b110: y=b10111111; b111: y=b01111111; default: y=b11111111;endcase endendmodule3线8线译码器的VHDL源代码如下：library ieee;use ieee.std_logic_1164.all;entity decode38 is port(a,b,c,ena:in std_logic; y:out std_logic_vector(7 downto 0);end decode38;architecture example of decode38 issignal cba:std_logic_vector(2 downto 0);begincba=c&b&a;process(c,b,a,ena)be