毕业设计（论文）-基于CPLD秒表计时器设计.doc

i 设计题目设计题目: : 基于基于 cpldcpld 秒表计时器设计秒表计时器设计 院院 系系: : 一系一系 专专 业业: : 电子科学与技术电子科学与技术 班班 级级: : 0 0 3 3 0 0 6 6 姓姓 名名: : 指导老师指导老师: : 华中科技大学武昌分校华中科技大学武昌分校 2006 年年 12 月月 18 日日 ii 毕业设计毕业设计( (论文论文) )任务书任务书 学生姓名学生姓名 朱 林 志 专业班级专业班级 电子科学与技术系 指导教师指导教师 乐 雄 军 工作单位工作单位 武汉理工大学 设计设计(论文论文)题目题目: 基于 cpld 秒表计时器设计 设计（论文）主要内容：设计（论文）主要内容： 1.学习 lpld 语言、实施原理。 2.设计数字电路、数码显示电路。 3.利用实验箱编制并调试出程序。 要求完成的主要任务要求完成的主要任务: 1. 设计精度为 1的秒表数字电路。 2. 设计可调时间的中断装置、数字调节； 3. 设计并调试电路。 主要参考文献：主要参考文献： 1.廖裕评.cpld 数字电路设计.清华大学出版社，2001 年 10 月. 2.丁镇生. cpld 原理及应用. 电子工业出版社, 2003 年 1 月. 3. 单片机原理及其应用方面的资料 4电路设计方面的资料。 指导教师签名指导教师签名 系系 主主 任签名任签名 院长签名院长签名( (章章) )_ iii 开题报告开题报告 1.1.设计目的和意义设计目的和意义 本次设计目的主要分为以下几点: 1.进一步熟练掌握汇编语言程序设计方法； 2.熟悉秒表的设计思路； 3.熟悉闹铃基本的原理及利用汇编语言设计的思路 4.熟悉时分调整及秒表/时钟共功能转化的设计思路； 5.熟悉产品开发过程，增强实际动手能力。 计时器在许多领域中均得到普遍应用，诸如在体育比赛、公共汽车到站时间 统计中需进行计时和统计。现今的计时器通常只能通过启/停按键实现断点计时的功 能，即通过启/停按键来记录一段时间。这种计时器查看的时间只能为计时结束时刻。 实际的应用中往往需要在不影响正常计时的基础上，能查看记录过程中的某些点的 时间，即中途计时，如记录长跑运动员跑每圈所用时间，以便了解其各阶段的情况。 本文即针对此问题，设计了一种能通过按键方式查看记录过程中任一时刻值的计时 器。这种计时器在查看中间值时不会影响整个记录过程，并且能把相应数据送入存 储模块及显示模块，以便查看。整个系统的设计借助于vhdl和数字逻辑电路，在 eda设计工具maxplusii下进行仿真，得到了良好的结果。由于采用模块化的设计思 想，使设计变得简单、方便、灵活性强。 2.2.基本内容和技术方案基本内容和技术方案 根据计时器的功能特点，具体实现时可划分为 6 个子模块：键输入模块，时钟分频 模块，控制模块，秒表计时模块，计时存储模块和显示模块。各模块的功能独立， 可扩充性强，具有再次开发的潜力 。 模块设计：键输入模块：计时器的输入控制为按键方式，由于手动按键，会产生开 关簧片反弹引起的电平抖动现象，为保证系统能捕捉到输出脉冲，在每一个开关后 面安排一个消抖和同步电路，以并保证每按一键，只形成一个宽度为系统时钟周期 的脉冲。 时钟分频模块：时钟分频模块的功能是将频率为 1000hz 的外部时钟信号 clk 进行 分频，从而产生用来消除抖动的 25hz 的时钟信号 clk1 和用于计时器内部定时计 数的 100hz 的时钟信号 clk0。 iv 由于计时器系统使用的时钟信号 clk1 和时钟信号 clk0 的有效脉冲宽度均为 1ms，则需对分频产生的信号进行处理 。本系统将 4 分频产生的信号 clk1_tmp 与 10 分频产生的信号 clk0_tmp 相与，来得到有效脉冲宽度为 1ms 的 25hz 时 钟信号 clk1。 控制模块：控制模块的功能是用来控制计时模块的工作。当系统电源复位信号 sysreset 或内部复位信号 reset0 有效时，控制模块的输出 enable 信号无效；当 reset0 和 sysreset 都无效，且 on/off 0 有效时，enable 信号有效，直到下一次 on/off 0 有效时 enable 才变成无效。（reseto 、on/off0 为去抖后的信号） 秒表计时模块:秒表计时模块用来实现秒表内部定时计数功能。该模块受复位信号 reset0、使能信号 enable 和时钟信号 clk0 的控制。在使能信号 enable 有效时， 计时模块开始计时，并产生相应的计时输出和进位信号。模块内部采用三进制、四 进制、十进制和六进制计数器实现时、分、秒的计时，最长可记录 24 小时。 时间存储模块：时间存储模块的作用是对计时数据进行存储。当 en 键未按下时， 系统将计时模块产生的计时值送入存储模块进行锁存同时送给显示模块进行显示； 当 en 键按下时，存储模块则不锁存计时值，而保留按键时刻的时间并送给显示模 块，实现中途计时的功能。当 en 按键复位时，存储模块再一次重复前面的过程， 实现对下一中途时刻进行计时。 显示译码模块：显示模块用来显示计时模块输出的即时计时和中途计时结果。为了 降低功耗，采用循环点亮 led 七段显示数码管的方法来显示计时输出，即用 choose(7 downto 0)信号选择位显示，segment(6 downto 0)信号用以确定相 应位上显示的数据和段。对于计时位选择电路，由于其输出端口的计时数据 q 的位 数既有 2 位的、3 位的还有 4 位的，而七段显示译码电路的输入端口接收四位宽度 数据，因此在计时位选择电路中还需将计时数据转化为 4 位宽度的数据。 3.3.进度安排进度安排 上学期第 11-16 周，完成开题报告； 上学期第 17-22 周，进行毕业设计； 下学期第 1-2 周，进行毕业设计； 下学期第 3 周, 论文格式审查； 下学期第 4-5 周，撰写论文; 下学期第 67 周，答辩。 4.4.指导老师审查意见指导老师审查意见 v 摘摘 要要 现今的计时器通常只能通过启/停按键实现断点计时的功能，即通过启/停按键 来记录一段时间。这种计时器查看的时间只能为计时结束时刻。实际的应用中往往 需要在不影响正常计时的基础上，能查看记录过程中的某些点的时间。 本论文即针对此问题，设计了一种能通过按键方式查看记录过程中任一时刻值 的计时器。这种计时器在查看中间值时不会影响整个记录过程，并且能把相应数据 送入存储模块及显示模块，以便查看。 关键词：cpld；秒表计时；maxplusii；仿真；功能模块。 vi abstract i calculagraph in the nowadays can only generally by opening/ the function stopping a button realizing breaking point timing, namely by opening/ a period of time coming to take notes stopping a button. the time that this calculagraph checks can only be to reckon by time ending moment. sometimes need in actual application on not affecting the time regular basis , can check the time recording some in process. the thesis is specifically for this problem , the way having designed that one kind can pass a button checks value calculagraph recording any process middle moment. this calculagraph can not affect entire precis writer process when checking centre value , can send corresponding data in memory module and the display module moreover, to check. key words: cpld; manual time-keeping; maxplusii; function module vii 目目 录录 封面封面i i 任务书任务书iiii 开题报告开题报告 iiiiii 摘要v abstractvi 绪论.8 8 第一章第一章 计时器的总体设计.9 11 计时器总体设计结构 .9 12 系统设计方案9 13 总体设计及其工作原理 10 14 主要功能 13 15 本章小结14 第二章 硬件设计.15 21 芯片设计.15 22 主体功能设计 24 23 详细功能及状态 25 24 参考模块设计 26 25 设计提示.27 结论.3030 致谢.3131 参考文献.3232 8 绪 论 本章首先论述一下计时器的设计基本原理和实际方案，然后论述一下研 究计时器的目的和意义。本课题的内容是基于cpld的秒表计时器的设计。现今 的计时器通常只能通过启/停按键实现断点计时的功能，即通过启/停按键来记录 一段时间。这种计时器查看的时间只能为计时结束时刻。实际的应用中往往需 要在不影响正常计时的基础上，能查看记录过程中的某些点的时间，本文针对 此问题，设计了一种能通过按键方式查看记录过程中任一时刻值的计时器。这 种计时器在查看中间值时不会影响整个记录过程，并且能把相应数据送入存储 模块及显示模块，以便查看。整个系统的设计借助于vhdl和数字逻辑电路， 在eda设计工具maxplusii下进行仿真，得到了良好的结果。由于采用模块化的 设计思想，使设计变得简单、方便、灵活性强。 另外在单一的显示秒表功能基础上进行了功能扩展，让计时器可以实现： 时间显示，跑表，校时，闹钟四大功能。 9 第一章第一章 计时器的总体设计计时器的总体设计 11 计时器总体设计结构计时器总体设计结构 设计原理（工作原理）设计原理（工作原理） 如图 1 所示，为计时器的整体结构框图。其中 sysreset 为电源复位信号， 实现系统的掉电复位，在计时器开启时用到。reset 可对每次操作进行数值清 零复位，为计时做好准备。clk 为系统时钟信号。on/off 为计时的启/停控制信号， 计时开始时只需按下该控制信号。这时，通过输出线 choose(7 downto 0)来选 择指定的一位 led 七段数码显示管，并通过输出线 segment（6 downto 0）来 点亮指定位上的某一段。其中，choose(7 downto 0) 以 125hz 的频率使 8 个 led 数码管按次序依次点亮，得到一个无闪烁的稳定的计时输出，计时精度为 0.01 秒。计时完毕，按下 on/off 控制信号，终止计时操作。该计时器最长记录 时间为 24 小时。 当进行中途计时时，可持续按住 en 键，此时内部时钟不停，显示按下 en 键时刻的时间，松手后，即跳变回当前时间，不影响记录过程，可以得到分段 计时结果。 12 系统设计方案系统设计方案 根据计时器的功能特点，具体实现时可划分为 6 个子模块：键输入模块， 时钟分频模块，控制模块，秒表计时模块，计时存储模块和显示模块。各模块 的功能独立，可扩充性强，具有再次开发的潜力 。各模块之间的关系如图 2 所 示。 10 13 总体设计及其工作原理总体设计及其工作原理 131 模块设计模块设计 （1）键输入模块 计时器的输入控制为按键方式，由于手动按键，会产生开关簧片反弹引起 的电平抖动现象，为保证系统能捕捉到输出脉冲，在每一个开关后面安排一个 消抖和同步电路，以并保证每按一键，只形成一个宽度为系统时钟周期的脉冲。 图 3 即为采用兼具消抖和同步功能的电路，它能产生与系统时钟周期相同宽度 的 1ms 时钟脉冲。 （2）时钟分频模块 11 时钟分频模块的功能是将频率为 1000hz 的外部时钟信号 clk 进行分频， 从而产生用来消除抖动的 25hz 的时钟信号 clk1 和用于计时器内部定时计数的 100hz 的时钟信号 clk0。 由于计时器系统使用的时钟信号 clk1 和时钟信号 clk0 的有效脉冲宽度均为 1ms，则需对分频产生的信号进行处理 。本系统将 4 分频产生的信号 clk1_tmp 与 10 分频产生的信号 clk0_tmp 相与，来得到有效脉冲宽度为 1ms 的 25hz 时钟信号 clk1。 （3）控制模块 控制模块的功能是用来控制计时模块的工作。当系统电源复位信号 sysreset 或内部复位信号 reset0 有效时，控制模块的输出 enable 信号无效； 当 reset0 和 sysreset 都无效，且 on/off 0 有效时，enable 信号有效，直到下一 次 on/off 0 有效时 enable 才变成无效。（reseto 、on/off0 为去抖后的信号） 在此，采用了一个乒乓信号，该信号在启停信号 on/off 0 有效时就进行一 次反相操作，然后以这个信号作为选通信号，从而得到计数允许信号 enable。 （4）秒表计时模块 秒表计时模块用来实现秒表内部定时计数功能。如图 4 所示，该模块受复 位信号 reset0、使能信号 enable 和时钟信号 clk0 的控制。在使能信号 enable 有效时，计时模块开始计时，并产生相应的计时输出和进位信号。模块内部采 用三进制、四进制、十进制和六进制计数器实现时、分、秒的计时，最长可记 录 24 小时。 （5）时间存储模块 时间存储模块的作用是对计时数据进行存储。当 en 键未按下时，系统将 计时模块产生的计时值送入存储模块进行锁存同时送给显示模块进行显示；当 en 键按下时，存储模块则不锁存计时值，而保留按键时刻的时间并送给显示模 块，实现中途计时的功能。当 en 按键复位时，存储模块再一次重复前面的过 程，实现对下一中途时刻进行计时。 12 （6）显示译码模块 显示模块用来显示计时模块输出的即时计时和中途计时结果。为了降低功 耗，采用循环点亮 led 七段显示数码管的方法来显示计时输出，即用 choose(7 downto 0)信号选择位显示，segment(6 downto 0)信号用以确定相应 位上显示的数据和段。 如图所示，显示模块由四个部分构成：八进制计数器 count8、计时位选择 电路、七段显示译码电路和显示位选择译码电路。其中显示位选择译码电路是 根据八进制计数 count8 的计数输出信号 sel，产生用来选通一个 led 七段显示 数码管的 choose 信号。计时位选择电路则根据八进制计数器输出信号 sel，选 择对应计时显示位的计时数据，确定 led 七段显示数码管的 segment 信号。 对于计时位选择电路，由于其输出端口的计时数据 q 的位数既有 2 位的、 3 位的还有 4 位的，而七段显示译码电路的输入端口接收四位宽度数据，因此 在计时位选择电路中还需将计时数据转化为 4 位宽度的数据。 13 1 14 4 主要功能主要功能 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是 用一块专用的芯片，用 vhdl 语言描述的。它除开关、时钟和显示功能以外，它 还包括 1/100s 计时器所有的控制和定时功能，其体积小，携带方便。 计时器的设计功能： （1） 精度应大于 1/100s （2） 计时器的最长计时时间为 1 小时 在一般的短时间计时应用中，1 小时应该足够了。为此需要一个 6 位显 示器，显示最长时间为 59 分 59.99 秒。 （3） 设置复位和启/停开关 复位开关用来使计时器清 0，并作好清 0 准备。启/停开关的使用方法 与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一 14 下启/停开关计时终止。复位开关可以在任何情况下使用，即使在计时过程中， 只要按一下复位开关，计时进程应立即终止，并对计时器清零。 15 本章小结本章小结 本设计从总体要求出发，采用自顶向下逐步细化的方法，将系统模块化， 使得系统具有很强的扩充性，并且在实现设计的基础上，采用 maxplus 的仿真 环境得到理想的仿真效果。本设计完成的中途计时功能，实现了在许多特定场 合进行时间追踪的功能，在社会生活中具有广泛的应用价值。 15 第二章第二章 硬件设计硬件设计 2 21 1 芯片设计芯片设计 各模块程序及生成的符号文件如下： 键输入模块(keyin 模块),时钟分频模块(clkgen 模块),控制模块(ctrl 子模块)和秒 表计时模块(cntblk 模块), 2 21 11 1 键输入模块键输入模块(keyin 模块模块) ) 该模块的描述是为了产生单个复位脉冲 res 和启停脉冲 stst.整个功能模块用 两个进程语句描述。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity keyin is port(reset,start_stop,clk :in std_logic; res,stst :out std_logic); end entity; architecture a of keyin is signal res0,res1,stst0,stst1 :std_logic; begin process(clk) begin if(clkevent and clk=0)then 16 res1 分 key2 - 秒 清0 key2 - 24/12 小时 切换 key2 - 年 key2 - 月 key2 - 日 key2 -星期 key2 - 调分-闹钟开关-整点提示开关-调小时 调节方式同上。 按key3(modekey)回到时间显示模式。 2 24 4参考模块设计参考模块设计 241 按键接口模块 功能：1)消除按键的抖动，输出平稳的电平 2)跟据不同模块的需要输出不同宽度的电平。 如：输入到跑表的按键电平宽度应与状态机所用时钟的宽度相同。在设定 时间和闹钟时，长按key3需要输出快速调节脉冲。 242 分频模块：由输入的时钟得到需要的各种基准频率，详细讨论见设计 提示。 243 模式切换模块：通过按键切换当前模式及设置选择。 输入：modekey，setselkey 输出：当前显示模式mode，设置对像选择setsel 注意一点的是：当mode变化时，setsel应自动清0。 244 计时/校时模块 根据mode、setsel的不同，对各时间部分进行计数及设置 输入：1hz脉冲，mode，setsel，设置脉冲等 输出：秒、分、小时、日、月、年和星期，并且小时需要24/12小时制两种输出 245 设定闹钟模块： 输入：mode，setsel，设置脉冲、当前时间等 输出：所定时间，小时也需要24/12小时制两种输出 27 246 秒表模块： 输入：mode，startpausekey，holdresetkey 输出：当前计时，holding状态所保持的时间 247 闹钟控制及波形产生模块 到了设定时间，输出闹铃波形至蜂鸣器 闹铃：1秒四个节拍：嘀-嘀-（-表示无声，长度1/8秒）声音频率： 1khz左右 整点提示音：四低一高，低音500hz左右，高音1khz左右，59分钟最后十秒 声音为：低低低低高，（表示无声，长度1秒） 248 显示控制模块 控制不同模式下显示不同的内容，以及调节时闪烁显示。 2 25 5 设计提示设计提示 251 关于输入时钟 试验板上可以输入4路时钟，并有多钟频率可以选择（详见后文实验板资源） ，问题：输入几路时钟？各多少赫兹？如何分频得到所需频率？ 提示：选择时钟源的原则是：输入的时钟源尽量少，内部分频器也要尽量 少。先查看一下需要哪些时钟。 计时的基准时钟：1hz 跑表的基准时钟：100hz 数字闪烁显示：2hz 闹铃/整点提示音：节拍控制4hz/1hz，及声音频率1khz/500hz左右 快速调节：每秒8-10次 七段码扫描显示：=200hz（每位数字至少25hz，8位扫描至少要200hz的扫 描频率） 参考一：输入两路时钟源：8hz和4096hz 8hz经分频得到：4hz，2hz，1hz 4096hz经分频得到音频与数码管的扫描脉冲：1024hz，512hz 4096hz经41分频得到：100hz（误差小于0.1%） 参考二：输入一路时钟源，由4096hz分频得到全部所需时钟。 252 关于星期 星期的设定可以有自动和手动两种方案，自动是指根据当前年、月、日自动确 定星期几；手动方案是需要自己设定好星期，然后星期与日历同步走。手 动设计相对简单一些，自动则需要利用 altera 芯片提供的 eab 来实现 rom 型的查找表。做查找表时要考虑 eab 的资源有限，epf10k10 共 3 个 eab，每个 2048 字节。 问题：一个eab能放下几年的星期查找表？如果用一个表查找2000-2009年 的星期，需要多大的查找表？太大怎么办？ 28 提示：可以试试用两个表分步查找。 253 关于24/12小时制 设计中时间与闹钟定时都需要小时在两钟模式下显示，设计不好就会增加 很多资源的开销。有三种设计方案： 1)两套计数器分别计24/12小时制的时间。 2)只计数24制小时，用组合逻辑来转换24-12 3)用查找表来转换。注意的是两个地方都要转换，如何同享同一个查找表？ 24/12小时对照表 24: 0123456789 10 11 12 13 14 15 13 17 18 19 20 21 22 23 12: 12 123456789 10 11 12 123456789 10 11 ampm 254 关于跑表的状态机设计 问题：这是个什么类型的状态机？如何设计？ 提示：所需输出的变量runing，holding与状态有关，与输入无关，但需要 控制的清0、刷新保持显示的值不仅与状态有关，与输入也有关。但是可以设计 三个状态下状态变量s的值分别为：00/01/11（格雷码），则runing对应s的低 位，holding对应s的高位，这样需要改变的只有清0与刷新保持值的信号，可以 当作merly状态机来设计。 255 关于按键除抖动及固定宽度脉冲输出 按键除抖动的原理是：当检测到一个高电平时，延时一段时间（如10ms） 再检测，如果仍是高电平就表明按键确实按下了。释放按键也是同样的检测方 法。 固定宽度脉冲生成的原理是：在去除抖动的基础上，判断两个经过不同延 时的按键信号，如果前一时钟检测到的是低电平，这一时钟检测到高电平，说 明按键按下，输出一个时钟周期宽度的高电平。 256 关于试验板的资源与仿真模式 本实验中需要利用到的有时钟源、按键、数码管、led 和蜂鸣器。实验板上可 以选择不同的模式来选择不同的输入输出方式，按使用说明书，本实验可 选择模式三、七、八。后两种控制显示效果的能力强一些，做起来也相对 复杂。 先介绍一下几种模式下的引脚定义，比较优缺点，并给出相关设计提示。 三种模式下时钟源、led、蜂命器的定义完全相同： 资源名称引脚名称引脚号功能 clk03 1/4/16/64/1024/4096/16384/65536/12m/24m/48m clk15 1/2/8 clk26 1024/4096/32768 时钟 clk37 12m/24m/48m ledd8/d7/d6/d581/80/79/78 红/黄/绿/绿 29 d4/d3/d2/d173/72/71/70 绿/绿/黄/红 蜂鸣器 spk83 按键输入在三种模式下管脚号相同，但输入的电平模式不同 资源名称引脚名称引脚号模式三模式七模式八 k8/k7/k6/k519/18/17/16 琴键电平乒乓电平乒乓电平 按键 k4/k3/k2/k111/10/9/8 琴键电平乒乓电平2ms脉冲 琴键电平是指按下时输出高电平，释放恢复低电平 乒乓电平是指按一次变成高电平，再按一次变成低电平，如此反复 数码管的输出在三钟模式下完全不同： 在模式三，每个数码管有4个引脚作为8421码输入，经内部译码，显示0-f 十六进制数； 模式七：8个数码管并联成动态扫描显示器，共12个引脚，其中4个作为公 用的显示数值输入端，8个为输出的选择端。也就是说，每一时刻8个选择端只 有一个高电平，其余为低电平，输入的数值显示在高电平对应的数码管上。 模式八：也是动态扫描显示，不同的有16个引脚，除8个为输出的选择端外， 另八个对应七段码的每一段及小数点。 几种模式相比较，模式三输出最简单，但不能控制数码管的亮与灭。模式 七的显示比较实用一些，可以控制亮与灭，但不能点亮数码管的点号，缺少各 时间部分的分隔号。模式八功能最强，除了可以点亮点号作为分隔符外，还可 以显示非标准的字符，比如可以显示p来指示下午。 虽然模式七、八能控制数码管的亮与灭，但不足之处是按键都没有符合需 要的琴键电平，使用起来不太方便。只能选择乒乓电平，每次需要按两次来完 成实际需要的一次按键。 各人可以选做其中一种模式，建议使用模式七。各种模式参考设计如下： 模式三：如果想控制某个数码管灭或闪烁，输出f与正常显示的数字相区别。 (输出z是无效的，默认输出是0) 模式七/八：需要三组8位的状态码来控制分别控制扫描输出、亮与灭、闪 烁。 扫描码：scancode，由8位循环移位计数器还控制，扫描时钟频率200hz。 使能位：ledenable，为1的位对应用数码管才亮。 闪烁位：blink，为0的位闪动 三组状态码与闪烁用的2hz脉冲组合起来控制相应数码管的显示。 三种模式下的数码管管脚定义： 模式三： 数码管号位管脚号 数码管8 b3/b2/b1/b069/67/66/65 数码管7 b3/b2/b1/b064/62/61/60 数码管6 b3/b2/b1/b059/58/54/53 数码管5 b3/b2/b1/b052/51/50/49 数码管4 b3/b2/b1/b048/47/39/38 数码管3 b3/b2/b1/b037/36/35/30 数码管2 b3/b2/b1/b029/28/27/25 30 数码管1 b3/b2/b1/b024/23/22/21 模式七/八 管脚名称管脚号 动态数码选择 8/7/6/5/4/3/2/159/