电子实验课程设计电子秒表设计.docx

电子秒表设计学院： 专 业： 学 号： 学生姓名： 指导教师： 第一章 引言3第二章 基于FPGA的VHDL设计流程32. 1 VHDL语言介绍32. 1.1 VHDL的特点32. 1.2 基于VHDL的自顶向下设计方法52. 2 FPGA开发介绍52. 2.1 FPGA简介52. 2.2 FPGA设计流程6第三章 数字秒表单元电路设计与实现83.1 项目任务与设计思路83.2基于VHDL方法的设计方案83.3系统电路设计93.4系统单元模块设计与仿真93.4.1 分频器93.4.2 十进制计数器113.4.3 六进制计数器123.4.4 寄存器模块143.4.5 显示模块173.4.6 使能模块193.4.7 按键消抖模块20第四章 数字秒表系统设计与实现224.1 电子跑表顶层设计.224.2 管脚适配244.3下载过程244.4系统硬件实现与调试.25第五章结束语.275.1结果分析275.2 总结27摘要随着电子信息产业的不断发展，基于FPGA的应用技术发展迅速，在某些领域FPGA正逐步代替dsp、arm、单片机等微处理器。本文设计一个基于FPGA技术的数字秒表。首先，我们把晶振产生的48MHZ时钟信号送入FPGA芯片内，经FPGA内分频模块处理产生1KHZ时钟信号。秒表的功能模块由VHDL语言编写，在Xilinx的ISE环境下调试，并在Modelsim上完成仿真，在最后把产生的信号送入LED显示电路里进行显示。本文从电子秒表的具体设计触发，详细阐述了基于FPGA的数字秒表的设计方案，设计了各模块的代码，并对硬件电路进行了仿真。关键词：EDA；ISE；Modelsim仿真；数字秒表设计；FPGA可编程逻辑器件l 第一章引言随着电子信息产业的发展，数字系统的规模越来越大，更多采用自顶而下的模块化设计方法，这就要求技术人员对于基本的模块有着深入的理解。随着FPGA技术的发展和成熟，用FPGA来做为一个电路系统的控制电路逐渐显示出其无与伦比的优越性。因此本文采用FPGA来做为电路的控制系统，采用模块化的设计方法设计一个能显示从00-00-00到59-59-99，并且具备秒表所有功能的小型数字系统。l 第二章基于FPGA的VHDL设计流程VHDL(Very-high-speed Integrated Circuit Hardware Description Language)诞生于1982年。1987年底，VHDL被IEEE（The Institute of Electrical and Electronics Engineers）和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本（IEEE-1076）之后，各EDA公司相继推出了自己的VHDL设计环境，并宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和VERILOG作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL和VERILOG语言将承担起几乎全部的数字系统设计任务。l .VHDL语言介绍l .VHDL的特点VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下：1、与其它的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。2、VHDL最初是作为一种仿真标准格式出现的，因此VHDL既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言。其丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性做出决策。3、VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。4、对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成为门级网表。这种方式突破了门级电路设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更高效、更高速的电路系统。反过来，设计者还可以容易地从综合和优化后的电路获得设计信息，返回去更新修改VHDL设计描述，使之更为完善。5、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列实现目标。6、由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需要改变端口类属参量或函数，就能轻易地改变设计的规模和结构。 l .基于VHDL的自顶向下设计方法1、设计说明：用自然语言表达系统项目的功能特点和技术参数等。2、建立VHDL行为模型，即将设计说明已转化为VHDL行为模型。建立模型是为了通过VHDL仿真器对整个系统进行系统行为仿真和性能评估。3、VHDL行为仿真。这一阶段可以利用VHDL仿真器对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。4、VHDL-RTL级建模。即将VHDL的行为模型表达为VHDL行为代码。5、前端功能仿真。即对VHDL-RTL级模型进行仿真，简称功能仿真。6、逻辑综合。使用逻辑综合工具将VHDL行为代码描述转化为结构化的门级电路。7、测试向量生成。8、功能仿真。9、结构综合。10、门级时序仿真。11、硬件测试。l .FPGA开发介绍l 2.1 FPGA简介现场可编程门阵列（FPGA）器件是八十年代中期出现的新产品，它的应用大大地方便了IC的设计，因而随着数字技术日益广泛的应用，以FPGA为代表的ASIC器件得到了迅速的普及和发展，器件集成度和速度都在高速增长。传统的电路设计过程是：先画原理图、把原理图绘制成印制电路板图、再制版、安装、调试。有了FPGA，我们只需要在计算机上绘出原理图，再运行相应的软件，就可把所设计的逻辑电路在FPGA中实现。所有步骤均可自动完成。电子设计工程师自己设计专用集成电路成为了一件很容易的事情。FPGA作为专用集成电路（ASIC）概念上的一个新型范畴和门类，以其高度灵活的用户现场编程方式，现场定义高容量数字单片系统的能力，能够重复定义、反复改写的新颖功能，为复杂数字系统设计、研制以及产品开发提供了有效的技术手段。电子应用设计工程师应用FPGA技术不仅可避免通常ASIC单片系统设计周期长，前期投资风险大的弱点，而且克服了过去板级通用数字电路应用设计的落后，繁琐和不可靠性。目前FPGA的两个重要发展与突破是，大多数厂商在其高端器件上都提供了片上的处理器（如CPU、DSP）等硬核（Hard Core）或固化核（Fixed Core）。比如Xilinx的Virtex II Pro芯片可以提供Power PC，而Altera的Stratix、Excalibur等系列芯片可以提供Nios、DSP和Arm等模块。在FPGA上集成微处理器，使SOPC设计更加便利与强大。另一个发展是在不同器件商推出的高端芯片上大都集成了高速串行收发器，一般能够达到3Gb/s以上的数据处理能力，在Xilinx、Altera、Lattice都有相应的器件型号提供该功能。这些新功能使FPGA的数据吞吐能力大幅度增强。l 2.2 FPGA设计流程对于目标器件为FPGA和CPLD的HDL设计，其工程设计的基本流程如图 2-1所示。现具体说明如下。图 2-1 EDA设计流程1、文本编辑用任何文本编辑器都可以进行，通常VHDL文件保存为vhd文件，Verilog文件保存为v文件。2、使用编译工具编译源文件HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。3、逻辑综合将源文件调入逻辑综合软件进行综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。但是此时还没有在芯片中形成真正的电路。这一步的最终目的是生成门电路级的网表(Netlist)。4、布局、布线将第3步生成的网表文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLDFPGA内。这一步的目的是生成用于下载(编程Programming)的编程文件。在这一步，将用到第3步生成的网表，并根据CPLDFPGA厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息(Timing)到你的设计项目中去，以便于你做后仿真。5、后仿真利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。(也叫布局布线仿真或时序仿真)。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。6、编程，下载如果前几步都没有发生错误，并且符合设计要求，这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中。7、硬件测试硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况，特别是对于HDL程序设计上不是十分规范，语义上含有一定歧义的程序。l 第三章数字秒表单元电路设计与实现l .项目任务与设计思路.实验项目数字秒表的设计.实验指标晶振输入信号：MHZ时钟信号计时范围范围为：000000到595999 按钮开关：开始/暂停复位回放 在秒表已经被复位的情况下，按下开始/暂停键，秒表开始计时。在秒表正常运行的情况下，如果按下开始/暂停键，则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行情况下，如果按下复位键，秒表复位归零。在秒表暂停计时情况下，按下复位键，秒表复位归零。在秒表正常运行情况下，按下四次回放键，采集到四组时间数据，此时秒表正常运行，再按下四次回放键，秒表依次显示第一到四次采集到的时间，按下第九次回放键时，秒表继续计时。显示工作方式：用六位BCD七段数码管显示读数。.实验思路根据实验指标，将电路设计分成6个模块：分频器，十进制计数器，六进制计数器，锁存器模块，显示模块，使能模块，按键消陡模块。l .基于方法的设计方案设计框图分频器：由于我们要以1ms为最小单位进行计时。分频器的功能是对晶体振荡器产生的48MHz时钟信号进行分频，产生1KHz的基准信号，对晶体振荡器产生的时钟信号进行分频，产生时间基准信号。寄存器：由于我们要实现按不同的键让秒表产生不同的反应。所以需要这个模块对时间基准脉冲进行计数，完成计时功能。并完成对数据的锁存使显示保持暂停。使能模块（控制电路）：由于我们要实现按不同的键让秒表产生不同的反应。所以需要这个模块控制计数器的运行、停止以及复位，产生锁存器的使能信号。按键消抖模块：由于普通按键会产生抖动现象，有事只想按一下，结果出现多次抖动的现象，使按键不灵敏。所以需要消除按键输入信号抖动的影响，输出单脉冲。显示模块：包括扫描计数器、数据选择器和7段译码器，控制8个数码管以扫描方式显示计时结果。l .系统电路设计l .系统单元模块设计与仿真l .分频器分频器的设计采用基于计数器的方法实现。在本设计中，在程序的第一个进程中，设计了一个24000进制的计数器，每当计数24000个时钟，分频输出信号clkout1k取反，这样可实现对输入时钟信号的4800次分频，从而得到1khz的信号；对于频率为100hz的信号，原理相同，分频系数为480000。电路符号：仿真程序： LIBRARY ieee;USE ieee.std_logic_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;use IEEE.STD_LOGIC_ARITH.ALL;ENTITY tset_fenp ISEND tset_fenp;ARCHITECTURE behavior OF tset_fenp IS COMPONENT fenp PORT( clkin : IN std_logic; clkout1k : OUT std_logic; clkout100 : OUT std_logic ); END COMPONENT; signal clkin : std_logic := 0; signal clkout1k : std_logic; signal clkout100 : std_logic; constant clkin_period : time := 10 ns; constant clkout1k_period : time := 10 ns; constant clkout100_period : time := 10 ns;BEGIN uut: fenp PORT MAP ( clkin = clkin, clkout1k = clkout1k, clkout100 = clkout100 ); clkin_process :process beginclkin = 0;wait for clkin_period/2;clkin rst, clk = clk, carryin = carryin, carryout = carryout, countout = countout ); clk_process :process beginclk = 0;wait for clk_period/2;clk = 1;wait for clk_period/2; end process; stim_proc: process begin - hold reset state for 100 ns.rst rst, clk = clk, carryin = carryin, carryout = carryout, countout = countout ); clk_process :process beginclk = 0;wait for clk_period/2;clk = 1;wait for clk_period/2; end process; stim_proc: process begin rst 0); signal mlin : std_logic_vector(3 downto 0) := (others = 0); signal shin : std_logic_vector(3 downto 0) := (others = 0); signal slin : std_logic_vector(3 downto 0) := (others = 0); signal dsin : std_logic_vector(3 downto 0) := (others = 0); signal csin : std_logic_vector(3 downto 0) := (others = 0); signal mhout : std_logic_vector(3 downto 0); signal mlout : std_logic_vector(3 downto 0); signal shout : std_logic_vector(3 downto 0); signal slout : std_logic_vector(3 downto 0); signal dsout : std_logic_vector(3 downto 0); signal csout : std_logic_vector(3 downto 0);BEGIN uut: jicq PORT MAP ( anjian = anjian, reset = reset, mhin = mhin, mlin = mlin, shin = shin, slin = slin, dsin = dsin, csin = csin, mhout = mhout, mlout = mlout, shout = shout, slout = slout, dsout = dsout, csout = csout ); stim_proc: process beginanjian=0;mhin=0001;mlin=0010;shin=0001;slin=0010;dsin=0001;csin=0010; wait for 100 ns;anjian=1; wait for 100 ns;anjian=0;mhin=0011;mlin=0100;shin=0011;slin=0100;dsin=0011;csin=0100; wait for 100 ns;anjian=1; wait for 100 ns;anjian=0;mhin=0101;mlin=0110;shin=0101;slin=0110;dsin=0101;csin=0110;wait for 100 ns;anjian=1; wait for 100 ns;anjian=0;mhin=0111;mlin=1000;shin=0111;slin=1000;dsin=0111;csin=1000;wait for 100 ns;anjian=1; wait for 100 ns; anjian=0; wait for 100 ns;anjian=1; wait for 100 ns; anjian=0; wait for 100 ns;anjian=1; wait for 100 ns; anjian=0; wait for 100 ns;anjian=1; wait for 100 ns; anjian=0; wait for 100 ns;anjian=1; wait for 100 ns; anjian=0; wait for 100 ns;anjian 0); signal ml : std_logic_vector(3 downto 0) := (others = 0); signal sh : std_logic_vector(3 downto 0) := (others = 0); signal sl : std_logic_vector(3 downto 0) := (others = 0); signal ds : std_logic_vector(3 downto 0) := (others = 0); signal cs : std_logic_vector(3 downto 0) := (others = 0); signal sel : std_logic_vector(7 downto 0); signal led : std_logic_vector(6 downto 0); constant clk_period : time := 10 ns;BEGIN uut: MLUTIXXX PORT MAP ( clk = clk, mh = mh, ml = ml, sh = sh, sl = sl, ds = ds, cs = cs, sel = sel, led = led ); clk_process :process beginclk = 0;wait for clk_period/2;clk = 1;wait for clk_period/2; end process; stim_proc: process beginmh=0000; wait for 100ns; ml=0001; wait for 100 ns; sh=0010; wait for 100 ns; sl=0011; wait for 100 ns; ds=0100; wait for 100 ns; cs s, e = e ); stim_proc: process begin s=0;wait for 100 ns; s=1;wait for 100 ns;s=0;wait for 100 ns; s=1;wait for 100 ns;s=0;wait for 100 ns;