信号完整性分析_基于Hyperlynx的串扰仿真与分析_西安电子科技大学.doc

信号完整性分析基于hyperlynx的串扰仿真与分析学号： 1400030011 姓 名：学院： 研究生院 时 间： 2014.12.25 在当今飞速发展的电子设计领域，高速化和小型化已经成为设计的必然趋势。与此同时信号频率的提高，电路板的尺寸变小，布线密度加大、板层数增多而导致的层间厚度减小等因素则会引起各种信号完整性问题。在所有的信号完整性问题中，串扰现象是非常普遍的。串扰可能出现在芯片内部，也可能出现在电路板、连接器、芯片封装以及线缆上。本文将剖析在高速pcb板设计中信号串扰的产生原因，运用hyperlynx仿真软件分析其抑制和改善的方法对串扰进行仿真分析，通过拉大线距、减小介质层厚度、增加端接等方法，分析相关因素对串扰的影响，从而达到减小串扰的目的。第一部分 串扰理论1引言信号完整性是指电路系统中信号的质量，如果在要求的时间内，信号能不失真地从源端传送到接收端，就称该信号是完整的。它包括反射、 串扰和时序等方面, 其中串扰是保证信号完整性设计时重点考虑的方面。随着系统时钟频率的提高、电路板尺寸变小、布线密度加大以及信号跳变沿不断缩短，信号完整性问题日益突出。因为它直接影响到系统性能，所以信号完整性已经成为高速数字pcb设计必须关心的问题之一。信号串扰是高速设计所面临的信号完整性问题中的一个重要内容,串扰是造成电路功能错误的一个主要原因。如果能在验证时发现串扰引起的错误,可以通过重新布线或重新设计加以去除。然而,重复设计在许多情况下是被禁止的,因为这意味着成本的提高,研发周期的增加。仿真已成为高速信号设计的必要手段。根据仿真结果,获得最佳解决方案,以达到设计目标。串扰是芯片上走线之间的寄生耦合，在数字设计中普遍存在，有可能出现在芯片、pcb板、连接器、芯片封装和连接器电缆等器件上。随着技术的发展，消费者对产品的要求越来越向小而快发展，如果串扰超过一定的限度就会引起电路的误触发，导致系统无法正常工作，所以必须更加注意数字电路系统中的串扰现象。因此，了解串扰的机理以及如何在设计中避免就显得非常重要。2 串扰产生的机理串扰是信号在传输线上传播时，由于电磁耦合而在相邻的传输线上产生不期望的电压或电流噪声干扰，信号线的边缘场效应是导致串扰产生的根本原因。这种干扰是由于信号线之间的耦合，即信号线之间互感和互容耦合引起的。感性耦合产生耦合电压，容性耦合则引发耦合电流。如图1-1所示，假设位于a点的驱动器是干扰源，而位于d点的接受器为被干扰对象，那么驱动器a所在的传输线被称之为干扰源网络或侵害网络(aggressor)，相应的接收器d所在的传输线网络被称之为静态网络或受害网络。静态网络靠近干扰源一端的串扰称为近端串扰(也称后向串扰)，而远离干扰源一端的串扰称为远端串扰(或称前向串扰)。串扰按产生机理分为电感性和电容性，同时按串扰在被干扰线上产生的位置分为前向串扰与后向串扰。图1-1 两条传输线的耦合2.1 感（容）性串扰当干扰线上有一个由低到高变化的信号从源端传向负载端时，干扰线上的分布电感(容)会产生一个时变磁(电)场，被干扰线将包括在这个磁(电)场里面。因此，变化的磁(电)场在被干扰线上产生感应电压(电流)。图1-2、图1-3中，tr是信号的跳变时间，tof是传输线延时。图1-2 电容耦合串扰图1-3 电感耦合串扰这个感应电流(电压)分别向被干扰线的近端和远端2个方向传播，朝近端传播的串扰称为近端串扰(也称后向串扰)；另一个向远端传播的串扰称为远端串扰(也称前向串扰)。2.2向前串扰随着信号不断前移，被干扰线上前向串扰与信号以相同的速度向前移动，因此各串扰点感应的前向串扰噪声是不断叠加的。同时，串扰只产生于信号变化的时刻,前向脉冲的持续时间等于干扰信号的跳变时间。因此，前向串扰表现为一个尖端脉冲。2根线的串扰长度越长，脉冲的峰值越大。当信号经过干扰线时,时变的电场在被干扰线上产生一个极性和原信号相同的容性串扰电压,而时变的磁场产生一个极性相反的感性串扰电压。因此,对于前向串扰,表现为容性串扰和感性串扰的互相抵消,当两者的串扰长度相同时，前向串扰完全消失。实际中很少有容性和感性串扰完全抵消的情况，但在许多串扰环节里，前向串扰确实相当小，而后向串扰是考虑的重点。2.3 向后串扰后向串扰产生的机制和前向串扰相同，但它与前向串扰之间存在一些不同点。由于后向串扰与干扰信号的方向相反，因此各串扰点的噪声是源源不断的回到近端的，表现为一个长脉冲。后向串扰从信号离开源端开始，经过tof，信号到达负载端，此时该串扰点产生的后向串扰还要经过一个tof才能回到近端。因此，后向串扰的脉冲宽度等于两倍的串扰线的延时。后向串扰的容性和感性部分具有相同的极性，与干扰信号的极性相同,因此它们相互叠加而不是抵消。当传输线延时大于的1/2tr时,后向串扰达到峰值，串扰电压峰值将不随传输线长度的增加 而增大，即后向串扰达到饱和。2.4 向后串扰的饱和只有跳变的信号产生串扰，并且后向串扰持续的时间为2tof。因此，如果在2倍的传输线延时内信号跳变沿的最后一部分还没有开始传输(tr 2tof ) ，那么后向串扰将达不到它的峰值。所以，当传输线的延时小于1/2tr时，增加传输线，后向串扰随之增加。实际上，传输线的饱和长度即是1/2的信号上升时间。3 串扰导致的几种影响在高速、高密度pcb设计中一般提供一个完整的接地平面，从而使每条信号线基本上只和它最近的信号线相互影响，来自其它较远信号线的交叉耦合是可以忽略的。尽管如此，在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件(如ttl)与信号电压较低的元件(如ecl)接近时，都需要非常高的抗串扰能力。在pcb设计中，如果不正确处理，串扰对高速pcb的信号完整性主要有以下两种典型的影响。3.1串扰引起的误触发信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。图1-4是一种典型的由串扰脉冲引起的相邻网络错误逻辑的传输。干扰源网络上传输的信号通过耦合电容，在被干扰网络和接收端引起一个噪声脉冲，结果导致一个不希望的脉冲发送到接受端。如果这个脉冲强度超过了接收端的触发值，就会产生无法控制的触发脉冲，引起下一级网络的逻辑功能混乱。图1-4 串扰噪声导致相邻网络的逻辑错误3.2串扰引起的时序延时在数字设计中，时序问题是一个重要考虑的问题。图1-5显示了由串扰噪声引起的时序问题。图下半部分是干扰源网络产生的两种噪声脉冲(helpful)。图1-5串扰噪声导致的延时glitch和unhelpful glitch)，当噪声脉冲(helpful glitch)叠加到被干扰网络，就引起被干扰网络信号传输延时减少；同样，当噪声脉冲(unhelpful glitch)叠加到被干扰网络时，就增加了被干扰网络正常传输信号的延时。尽管这种减少网络传输延时的串扰噪声对改善pcb时序是有帮助的，但在实际 pcb设计中，由于干扰源网络的不确定性，这种延时是无法控制的，因而对这种串扰引起的延时必须要加以抑制。图1-5 串扰噪声导致的延时4传输模式和串扰4.1不同模式下的串扰1）奇模(odd mode)。当2根耦合的传输线相互之间的驱动信号幅值相同但相位相差180度的时候，称为奇模传输模式。由于2线间总是存在电位差，此时电场耦合加强，互容增加，等效电容增大。又因为电流流向总是相反，产生的磁场总是相互抵消，所以磁场耦合减弱，互感减小，等效电感减小。图1-6为奇模下的电磁场分布图。图1-6 奇模下的电磁场分布2）偶模(even mode)。当2条耦合传输线上驱动信号的幅度与相位都相同时，称为偶模传输模式。与奇模传输模式的分析类似，可知此时电场耦合减弱，磁场耦合增强。互容减小，互感增加，等效电容变小，等效电感增大，图1-7为偶模下的电磁场分布。图1-7 偶模下的电磁场分布4.2偶模传输线的匹配在奇/偶模激励方式下，具有3个电阻的型和t型网络都能很好匹配一对耦合传输线并防止反射。1）型匹配网络。参照图1-8，电阻r1， r2，和r3必须进行合适地选择以匹配奇/偶模时的传输。图1-8 耦合传输线的终端匹配偶模激励时，v1 =v2，所以r3没必要使用， r1 =r2 =偶模阻抗值；奇模激励时， v1 = -v2， r3分为2个大小为1/2r3的串联电阻，两电阻中间为虚拟交流地。2） t型匹配网络。另外一个能够同时解决奇/偶模匹配的方法是使用t型电阻网络，如图1-9所示。图1-9 耦合传输线的t终端匹配偶模激励时，v1 =v2，将r3等效为2r3的并联，则r1( r2)+ 2r3 =偶模阻抗；奇模激励时，v1 = -v2，可以认为r1( r2)与r3相连的中心点为交流ac地，由r1、r2进行奇模 r匹配，则r1 =r2 =奇模阻抗。5串扰的避免串扰在很多设计中都会出现，而且会破坏系统的性能。这里给出一些关于减少串扰的基本规则，在实际设计中，遵循这些规则，可以在很大程度上改善串扰。l 在布线空间允许的条件下，加入端接匹配可以减小或消除反射，从而减小串扰。l 在情况允许的情况下，尽量增大走线之间的距离，运用3w规则，即保证线间距不能小于走线的线宽，并且不要走平行长线。l 地平面和传输线之间的距离应保持在0. 254 mm ( 10 mils)之内。尽量使传输线紧密地与地平面进行耦合，减少对临近信号线的干扰。l 差分信号要保持相同间距和长度走线，即等长平行线。在多层板设计中，层间距尽可能小，尽量错开层间的平行线，保持足够的距离。第二部分 hyperlynx相关介绍1 hyperlynx介绍hyperlynx软件是明导国际公司（mentor graphics）开发的。它是业界应用最为普遍的高速pcb仿真工具。它包含前仿真环境（linesim），后仿真环境（boardsim），可以帮助设计者对电路板上频率低至几十兆赫兹，高达千兆赫兹（ghz）以上的网络进行信号完整性（si）相关问题进行仿真，可以有效地消除设计隐患。hyperlynx针对上述串扰等信号完整性问题，从功能上可分为前仿（linesim）和后仿真(boardsim)。（1）linesim布线前的仿真尤其是对关键网络的仿真非常重要，linesim能够优化一套适合当前电路的pcb叠层结构、布线阻抗与高速设计规则（线宽、间距、线长等），从而避免了布局布线时容易出现的错误，大大节省了设计的时间。（2）boardsim布线后的仿真对于确保系统的性能特别重要，boardsim能够找出系统中出现的过冲、延迟、串扰以及emi辐射超出设计要求的网络，并能提出非常有效的改进建议，帮助我们快速地排除设计中出现的问题，从而避免了反复修改、制板、调试的工作。2 hyperlynx安装 下载hyperlynx安装包，找到安装文件setup.exe，双击进行安装，如下图所示： 选择“install products”，之后全都选择默认选项，安装路径为“c:mentorgraphics”只需点击“next”就行，出现下边的图表示安装完成。 安装完毕后，将下载安装包内的“mentorkg.exe”拷贝到安装路径“c:mentorgraphics”。 进入命令行，在命令行下，输入“cd c:mentorgraphics”，进入mentorkg.exe所在路径。 依次运行下面的4句命令，不管提示信息。1）mentorkg.exe -dll c:mentorgraphics2011.0hlsdd_homehyperlynx2）mentorkg.exe -patch c:mentorgraphics2011.0hlsdd_homehyperlynx3）mentorkg.exe -i license.txt -o test.dat -hd4）mentorkg.exe -o test.dat -hd 将“c:mentorgraphics”目录下生成的“test.dat”拷贝到“c:flexlm”，并改名为“license_mentorgraphics.dat”。 设置系统环境变量mgls_license_file的值设置为“c:flexlmlicense_mentorgraphics.dat”。 破解完毕，就可以使用了。点击“开始-程序-mentor graphicssdd-hyperlynx 8.2-hyperlynx simulation software”打开hyperlynx 8.2软件，程序运行主界面如下。 到这儿，就可以进行串扰仿真了。3 hyperlynx的应用过程3.1 linesim的应用过程 第一步：使用层叠编辑器在linesim和boardsim中均包括一个功能强大的叠层编辑器，使用它可以很简单地对pcb进行叠层设计和修改，以便对信号完整性的控制。选择工具条上绿色的叠层图标“edit stackup”，将看到一个6层板的叠层结构图以及各层和介质层的参数。hyperlynx中默认的为6层板模型，用户可以根据需要添加或是减少层的数目。也可以在左边的叠层参数窗口中通过改变表中各项参数来改变模型的特性阻抗值。edit stackup叠层编辑器界面如下图所示：通过使用叠层编辑器，分析pcb采用的材料、传输线阻抗以及走线宽度之间的关系，其大致关系如下所示。说明在设计pcb的时候，会确定所用材料，以及大致的层间距和层的厚度（后续设计中如果需要，可以相应调整，同直接影响走线的特征阻抗），根据设计对单信号线其实有两种方法：1）是由走线的阻抗确定走线的宽度；2）是由走线的宽度确定走线的阻抗。 第二步：使用原理图设计1）针对关键信号网络，尤其走线相当长的网络提取出来仿真，确定其端接形式，解决信号完整性中存在的反射和振荡的问题；2）针对串扰问题，可根据具体的串扰数值，确定线间的安全距（同层或层间）以及走线与参考平面的距离和串扰线的端接方式；3）针对高频信号网络，尤其是时钟网络，进行emi分析，解决其电磁干扰问题对电路带来的影响，确定其走线的长度。总之，根据设计要求和上述的仿真结果，可以使元件布局更加合理，制定一套布线规则，从而优化设计，节约设计时间。3.2 boardsim的应用过程在布线完成之后，应用hyperlynx载入*.hyp格式的文件。 第一步：配置配置pcb的叠层结构和元件模型使用叠层编辑器配置pcb的叠层结构和相关参数；使用模型映射面板，对电路中的元件进行配置模型。 第二步：全局仿真根据全局仿真的报告，可找出存在信号完整性问题和emc 问题网络，并指出问题的原因，比如串扰、网络端接问题、走线过长等等情况，并给出了部分修改建议。 第三步：细节仿真针对具体的网络存在的问题，可以细致地分析，并根据分析得出解决的方法。具体可以选择多个或单个问题网络，进行单独仿真，得到仿真报告，以便找出问题所在，找到解决问题的方案；处理掉信号完整性中的问题，以及emi问题。最终根据解决的方案修改pcb以达到设计需要。4设计流程第三部分 基于hyperlynx的串扰仿真基于hyperlynx信号完整性工具对传输线进行的串扰仿真，比较不同情况下的串扰表现。 点击工具条上的图标“new linesimfree-form schematic”，便可以建立一个新的linesim原理图，如下图所示。 基本模型如图3-1，驱动器输出为上升沿。图3-1 基本电路模型图1）基本模型参数如下：微带线的线宽、线间距均为8 mils，耦合长度 3 inch，介质厚度10 mils，驱动采用cmos 3. 3 v，介质常数4. 3，传输线无任何端接。2）传输线端接。2条线分别端接大小与特性阻抗相同的电阻。3）介质厚度不变,增加线间距。将线间距由8 mils改为22mils。4）线间距不变,减小介质厚度：将介质层厚度由10 mils改为5 mils。 传输线各项参数设置。右键点击传输线符号，选择“edit type and values”，出现如下图对话框，对所选的传输线参数进行设置。 4种情况进行电路仿真后的波形分别如图3-6、图1-7、图1-8、图1-9所示。图3-2 攻击线无端接图3-3 2条线分别端接大小与特性阻抗相同的电阻图3-4 介质厚度不变,增加线间距图3-5 线间距不变，减小介质厚度图3-2中，传输线未采取任何端接方案，由于反射的存在，串扰噪声较大。将图3-3、图3-4、图3-5分别与图3-2对比可知，对传输线进行端接后，消除反射，减小串扰噪声；同时，增加线间距以及减小介质厚度，均可以改善串扰现象。因此，串扰与线间距和介质厚度成反比。 我们还可以直观地观察耦合区域之间的电力线和磁力线。只需在原理图上右击传输线，选择“field solver”页，点击“start”按钮。同时，点击“view”按钮，还可以看到阻抗、电磁场耦合参数和耦合线端接等一些具体数值。其中，蓝色的线代表耦合域之间的电力线，红色的线代表磁力线。第四部分 分析与总结串扰是信号完整性中的重要问题，直接影响信号质量。要完全消除串扰是不可能的，我们只能将串扰控制在可以容忍的范围内。虽然信号的跳变是串扰产生的主要原因，但在实际的设计中，可以通过控制线距，介质材料等各种设计参数，采用不同的传输线，以及布线来有效改善串扰现象。1串扰最小化串扰在高速高密度的pcb设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂pcb设计中完全避免串扰是不可能的，但在系统设计中设计者应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合以上的分析与仿真，了解了串扰的特性，总结出以下减少串扰的方法：1） 在情况允许的情况下，尽量增大走线之间的距离，减小平行走线的长度，必要时可采用固定最大平行长度推挤的布线方式（也称jog式走线），即对于平行长度很长的两根信号线，在布线时可以间断式地将间距拉开，这样既可以节省紧张的布线