EDA技术项目5BCD-7段显示译码器.ppt

1位半加器的原理图设计 存在问题：同或和异或的不同 同或：XNOR 异或: XOR 上次实验讲评 函数关系式 S=AB C=AB 1位全加器的原理图设计 另一种方法设计1位全加器的原理图 函数关系式 Si=AiBiCi-1 Ci=AiBi+BiCi-1+AiCi-1 使用Max+PlusII软件进行1位二进制全 加器的功能仿真。 仿真参数的设置 end time :0.8s time range: from 0 to 0.8s 将a,b,cin组合起来，组名group name为 k31, 进制（radix）为二进制(bin),开始 值（start value）为000,计数间隔（count every）为100ms,这样就可以使k31从000 变到111，覆盖了a,b,cin组合的所有取值。 仿真波形如下图所示 1位半减器VHDL设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY half_sub IS PORT(a : IN std_logic; b : IN std_logic; diff : OUT std_logic;-difference cout : OUT std_logic);-carry out END half_sub; ARCHITECTURE half OF half_sub IS BEGIN cout 顺序处理语句； when 分支条件 = 顺序处理语句； when 分支条件 = 顺序处理语句； end case； 其中的分支条件可有以下的形式： when 值 = 顺序处理语句； when 值 to 值 = 顺序处理语句； when 值|值|值|值 = 顺序处理语句； 以上三种方式的混合； when others = 顺序处理语句； Case 语句使用注意： 1）分支条件的值必须在表达式的取值范围内 。 2）两个分支条件不能重叠。 3）CASE语句执行时必须选中，且只能选中一 个分支条件。 4）如果没有others分支条件存在，则分支条 件必须覆盖表达式所有可能的值。 对std_logc, std_logic_vector数据类型 要特别注意使用others分支条件。 例：用case 语句描述四选一电路 例：case 语句的误用 signal value:integer range 0 to 15; signal out_1 : bit ; case value is - 缺少 when条件语句 end case ; case value is - 分支条件不包含2到15 when 0 = out_1 out_1 out_1 out_1 z1z2z3z4=1; end case; end process; end art; 常用的并行描述语句有： 进程（process）语句、 块（block）语句、 顺序描述语句的并行版本、 并行过程调用语句、 元件例化语句、 生成语句。 一、进程（process）语句 进程（process）语句最具VHDL语言特色。提 供了一种用算法描述硬件行为的方法。 特点： 1、进程与进程，或其它并发语句之间的并发性； 2、进程内部的顺序性； 3、进程的启动与挂起； 4、进程与进程，或其它并发语句之间的通信。 进程语句 process 信号 信号 信号 进程语句 process 进程语句 process 敏感信号表：进程内要读取的所有敏感信号 （包括端口）的列表。每一个敏感 信号的变化，都将启动进程。 格式： 标记： process ( 敏感信号表) 进程说明项 begin 顺序描述语句 end process 标记； 信号名称 ，信号名称 敏感信号表的特点： 1、同步进程的敏感信号表中只有时钟信号。 如： process(clk) begin if(clkevent and clk = 1) then if reset = 1 then data = “00”; else data = in_data; end if; end if; end process; 2、异步进程敏感信号表中除时钟信号外，还有其 它信号。 例： process(clk，reset) begin if reset = 1 then data = “00”; elsif(clkevent and clk = 1) then data = in_data; end if; end process; 3、如果有 wait 语句，则不允许有敏感信号表 。 PROCESS (a,b) BEGIN -sequential statements END PROCESS; PROCESS BEGIN - sequential statements WAIT ON (a,b) ; END PROCESS; 作业：两位加法器与BCD-7段 显示译码器 要求: 1、VHDL设计BCD-7段显示译码器 2 、原理图设计带BCD-7段显示译码 的2位加法器 设计提示 1位半加器、1位全加器（略） 2位加法器可以由1位半加器和1位全加器 组成。 2位加法器的波形仿真 BCD-7段显示译码器工作原理 BCD-7段译码器是由7个发光二极（LED）管构 成，LED由特殊的半导体材料砷化镓、磷砷化 镓等制成，组装成分段式或点阵式LED显示器 件(半导体显示器)。分段式显示器(LED数码管) 由7条线段围成8型，每一段包含一个发光二极 管。外加正向电压时二极管导通，发出清晰的 光，有红、黄、绿等色。只要按规律控制各发 光段的亮、灭，就可以显示各种字形或符号。 图5.1(a)是共阴式LED数码管的原理图，图5.1(b)是其表示符号。使 用时，公共阴极接地，7个阳极ag由相应的BCD-7段译码器来驱动(控 制)，如图5.1(c)所示。图中，电阻是上拉电阻，也称限流电阻，当 译码器内部带有上拉电阻时，则可省去。数字显示译码器的种类很多 ，现已有将计数器、锁存器、译码驱动电路集于一体的集成器件，还 有连同数码显示器也集成在一起的电路可供选用。 BCD-7段显示译码器译码原理 BCD-7段译码器的输入是4位BCD码(以D、C、B 、A表示)，输出是数码管各段的驱动信号(以 ag表示)，也称47译码器。若用它驱动共阴 LED数码管，则输出应为高有效，即输出为高 (1)时，相应显示段发光。例如，当输入8421 码DCBA=0100时，应显示 ，即要求同时点亮 b、c、f、g段，熄灭a、d、e段，故译码器的 输出应为ag=0110011，这也是一组代码，常 称为段码。同理，根据组成09这10个字形的 要求可以列出8421BCD-7段译码器的真值表， 见表5.1。 BCD-7段显示译码器实体符号 BCD-7段显示译码器的VHDL设计 with input select drive=B“1111110” when 0, B“0110000” when 1, B“1101101” when 2, B“1111001” when 3, B“0110011” when 4, B“1011011” when 5, B“1011111”