集成电路串扰问题的仿真分析 毕业论文.doc

编号 毕业设计题 目集成电路串扰问题的仿真分析学生姓名#学 号#系 部信息工程系专 业信息工程班 级#指导教师#二一二年六月 集成电路串扰问题的仿真分析摘 要本文研究了集成电路设计理论与计算电磁学中的相关知识，其主要目的是研究如何解决串扰对电路的危害。论文以hfss仿真实验为基础，对串扰问题的主要参数进行了详细的分析，并且通过总结对各个参数进行优化，对于实际设计具有一定的理论指导意义和应用参考价值。通过hfss等仿真软件对集成电路进行电磁场的仿真分析；分析具体的集成电路串扰问题。论文首先简单介绍集成电路串扰问题的来源及国内外进展，然后详细介绍了集成电路串扰问题的原理，包括串扰的基本概念和表现方式。并且重点运用hfss的仿真方法，实现了集成电路串扰问题的仿真。给出了串扰问题表现形式，并描述了集成电路串扰问题综合布线的危害。通过实验仿真得出不论是耦合长度、线间距还是介质层厚度各个参数都对集成电路的串扰问题产生影响，并且可以通过改变各参数来减小串扰问题。 关键词：集成电路，串扰问题，hfss仿真modeling and simulation of crosstalks in integrated circuitsabstractin this paper, the knowledge of the integrated circuit design theory and computational electromagnetics are studied. the main purpose is to study how to solve the interference to circuit hazards. it is based on the hfss simulation experiments, carried out a detailed analysis of the main parameters of the crosstalk, and by summing up the various parameters to optimize the theoretical significance and application of reference value for the actual design. analysis of specific ic crosstalk problems by simulation analysis simulation software hfss and other integrated circuits to electromagnetic fields; firstly, a brief ic crosstalk source and domestic and international progress, and then described in detail the principle of crosstalk in integrated circuits, including the basic concepts of crosstalk and performance. and focuses on the use of the hfss simulation method, it realizes the integrated circuit crosstalk simulation. given in the form of crosstalk performance, and describes the hazards of the wiring of the integrated circuit crosstalk. experimental simulation, and evaluate whether it is the coupling length, line spacing or dielectric layer thickness parameters impact of crosstalk in integrated circuits, and can change the parameters to reduce the crosstalk problem.key words：integrated circuit；crosstalk；hfss simulation目 录摘 要iabstractii第一章 引 言- 1 -1.1目前集成电路行业的发展状况- 1 -1.1.1世界集成电路产业发展现状- 1 -1.1.2集成电路技术发展趋势- 4 -1.1.3我国集成电路产业现状- 4 -1.1.4目前此领域的研究背景- 6 -1.2信号完整性- 8 -1.3 串扰理论分析- 9 -1.3.1互感- 10 -1.3.2互容- 11 -1.3.3近端串扰- 12 -1.3.4远端串扰- 12 -1.4本论文研究的问题和意义- 13 -第二章 串扰导致的几种影响- 14 -2.1串扰引起的误触发- 14 -2.2串扰引起的时序障碍- 15 -2.2.1串扰引起的时延改变- 15 -2.2.2时延故障模型- 17 -2.2.3精确串扰通路时延故障- 19 -2.2.4 串扰引起跃迁时间的变化- 20 -第三章 串扰问题的仿真及分析- 21 -31微带线间串扰的仿真模型建立- 21 -32各参数对串扰的影响及仿真- 23 -3.2.1信号频率对串扰强度的影响- 23 -3.2.2介质板厚度对串扰的影响- 24 -3.2.3微带线长度对串扰的影响- 27 -3.2.4微带线间距对串扰的影响- 29 -3.2.5隔离带法抑制串扰- 30 -3.3对仿真结果进行分析总结- 34 -第四章 总结与展望- 36 -参考文献- 37 -致谢- 38 - 35 - 第1章 引 言随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，保持并提高系统的速度与性能成为设计者面前的一个重要课题。信号频率变高，边沿变陡，印刷电路板的尺寸变小，布线密度加大等都使得串扰在高速pcb设计中的影响显著增加。串扰问题是客观存在，但超过一定的界限可能引起电路的误触发，导致系统无法正常工作。设计者必须了解串扰产生的机理，并且在设计中应用恰当的方法，使串扰产生的负面影响最小化。1.1 目前集成电路行业的发展状况1.1.1 世界集成电路产业发展现状集成电路产业是知识密集、技术密集和资金密集型产业，世界集成电路产业发 展迅速，技术日新月异。目前,以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表的传统工业成为第一大产业,成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。1999年全球集成电路的销售额为1250亿美元,而以集成电路为核心的电子信息产业的世界贸易总额约占世界gnp的3%,现代经济发展的数据表明,每l2元的集成电路产值,带动了10元左右电子工业产值的形成,进而带动了100元gdp的增长。目前,发达国家国民经济总产值增长部分的65%与集成电路相关；美国国防预算中的电子含量已占据了半壁江山(2001年为43.6%)。预计未来10年内,世界集成电路销售额将以年平均15%的速度增长,2010年将达到60008000亿美元。作为当今世界经济竞争的焦点,拥有自主版权的集成电路已日益成为经济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。美国、日本、韩国和台湾地区是当今世界集成电路产业的佼佼者，尤其美、日和欧洲等国家占据产业链的上游，掌握着设计、生产、装备等核心技术。随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。2005年世界集成电路市场规模为2357亿美元，预计2010年间平均每年增长不低于10，总规模将达到4247亿美元。 多年来，世界集成电路产业一直以34倍于国民经济增长速度迅猛发展，新技术、新产品不断涌现。目前，世界集成电路大生产已经进入纳米时代，全球多条90纳米/12英寸的生产线用于规模化生产，基于7065纳米水平线宽的生产技术已基本成形，intel公司的cpu芯片已经采用45纳米的生产工艺。目前，世界最高水平的单片集成电路芯片上所容纳的元器件数量已经达到80多亿个。 集成电路的集成度和产品性能每18个月增加一倍。据专家预测,今后20年左右,集成电路技术及其产品仍将遵循这一规律发展。面对集成电路产业如此迅猛的发展势头和诱人前景，发达国家以及许多发展中国家和地区纷纷制定21 世纪集成电路中长期发展规划，抢占制高点，以掌握未来信息技术核心的主动权。美国半导体技术协会成立了微电子学高级研究公司，重点研究8-10 年后微电子领域可能出现的技术。日本实施超尖端电子技术开发计划，主要开发2005-2010 年半导体技术，并成立超大型硅(硅为制造集成电路的主要材料)研究所，开发18 英寸硅片关键技术。集成电路最重要的生产过程包括:开发ead(电子设计自动化)工具，利用ead 进行集成电路设计，根据设计结果在硅圆片上加工芯片(主要流程为薄膜制造、曝光和刻蚀)，对加工完毕的芯片进行测试，为芯片进行封装，最后经应用开发将其装备到整机系统上与最终消费者见面。20 世纪80 年代中期我国集成电路的加工水平为5 微米，其后，经历了3、1、0.8、0.5、0.35 微米的发展，目前达到了0.18 微米的水平，而当前国际水平为0.09 微米(90 纳米)，我国与之相差约为2-3 代。(1) 设计工具与设计方法。随着集成电路复杂程度的不断提高，单个芯片容纳器件的数量急剧增加，其设计工具也由最初的手工绘制转为计算机辅助设计(cad)，相应的设计工具根据市场需求迅速发展，出现了专门的ead 工具供应商。目前，ead 主要市场份额为美国的cadence、synopsys 和mentor 等少数企业所垄断。中国华大集成电路设计中心是国内唯一一家eda 开发和产品供应商。由于整机系统不断向轻、薄、小的方向发展，集成电路结构也由简单功能转向具备更多和更为复杂的功能，如彩电由5 片机到3 片机直到现在的单片机，手机用集成电路也经历了由多片到单片的变化。目前，soc 作为系统级集成电路，能在单一硅芯片上实现信号采集、转换、存储处理和i/o 等功能，将数字电路、存储器、mup、mcu、dsp 等集成在一块芯片上实现一个完整系统的功能。它的制造主要涉及深亚微米技术，特殊电路的工艺兼容技术，设计方法的研究，嵌入式ip 核设计技术，测试策略和可测性技术，软硬件协同设计技术和安全保密技术。soc 以ip 复用为基础，把已有优化的子系统甚至系统级模块纳入到新的系统设计之中，实现了集成电路设计能力的第4 次飞跃。(2) 制造工艺与相关设备。集成电路加工制造是一项与专用设备密切相关的技术，俗称“一代设备，一代工艺，一代产品”。在集成电路制造技术中，最关键的是薄膜生成技术和光刻技术。光刻技术的主要设备是曝光机和刻蚀机，目前在130nm 的节点是193nmduv(deep ultraviolet lithography)或是以光学延展的248nmduv 为主要技术，而在100nm 的节点上则有多种选择:157nmduv、光学延展的193nmdlv 和ngl。在70nm 的节点则使用光学延展的157nmduv 技术或者选择ngl 技术。到了35nm 的节点范围以下，将是ngl 所主宰的时代，需要在euv 和epl 之间做出选择。此外，作为新一代的光刻技术，x 射线和离子投影光刻技术也在研究之中。(3) 测试。由于系统芯片(soc)的测试成本几乎占芯片成本的一半，因此未来集成电路测试面临的最大挑战是如何降低测试成本。结构测试和内置自测试可大大缩短测试开发时间和降低测试费用。另一种降低测试成本的测试方式是采用基于故障的测试。在广泛采用将不同的ip 核集成在一起的情况下，还需解决时钟异步测试问题。另一个要解决的问题是提高模拟电路的测试速度。(4) 封装。电子产品向便携式/小型化、网络化和多媒体化方向发展的市场需求对电路组装技术提出了苛刻需求，集成电路封装技术正在朝以下方向发展: 裸芯片技术。主要有cob(chip oil board)技术和flipchip(倒装片)技术两种形式。 微组装技术。是在高密度多层互连基板上，采用微焊接和封装工艺组装各种微型化片式元器件和半导体集成电路芯片，形成高密度、高速度、高可靠的三维立体机构的高级微电子组件的技术，其代表产品为多芯片组件(mcm)。 圆片级封装。其主要特征是:器件的外引出端和包封体是在已经过前工序的硅圆片上完成，然后将这类圆片直接切割分离成单个独立器件。 无焊内建层(bumpless build-up layer，bbul)技术。该技术能使cpu 内集成的晶体管数量达到10 亿个，并且在高达20ghz 的主频下运行，从而使cpu 达到每秒1 亿次的运算速度。此外，bbul 封装技术还能在同一封装中支持多个处理器，因此服务器的处理器可以在一个封装中有2 个内核，从而比独立封装的双处理器获得更高的运算速度。此外，bbul封装技术还能降低cpij 的电源消耗，进而可减少高频产生的热量。(5) 材料。集成电路的最初材料是锗，而后为硅，一些特种集成电路(如光电器件)也采用三五族(如砷化嫁)或二六族元素(如硫化福、磷化锢)构成的化合物半导体。由于硅在电学、物理和经济方面具有不可替代的优越性，故目前硅仍占据集成电路材料的主流地位。鉴于在同样芯片面积的情况下，硅圆片直径越大，其经济性能就越优越，因此硅单晶材料的直径经历了1、2、3、5、6、8 英寸的历史进程，目前，国内外加工厂多采用8 英寸和12 英寸硅片生产，16 和18 英寸(450mm)的硅单晶及其设备正在开发之中，预计2016 年左右18 英寸硅片将投入生产。此外，为了适应高频、高速、高带宽的微波集成电路的需求，soi(silicon-on-insulator)材料，化合物半导体材料和锗硅等材料的研发也有不同程度的进展。(6) 应用。应用是集成电路产业链中不可或缺的重要环节，是集成电路最终进入消费者手中的必经之途。除众所周知的计算机、通信、网络、消费类产品的应用外，集成电路正在不断开拓新的应用领域，诸如微机电系统，微光机电系统，生物芯片(如dna 芯片)，超导等,这些创新的应用领域正在形成新的产业增长点。(7) 基础研究。基础研究的主要内容是开发新原理器件，包括：共振隧穿器件(rtd)、单电子晶体管(set)、量子电子器件、分子电子器件、自旋电子器件等。技术的发展使微电子在21 世纪进入了纳米领域，而纳米电子学将为集成电路带来一场新的革命。1.1.2 集成电路技术发展趋势（1）集成电路设计。目前，世界集成电路技术已经进入纳米时代，国际高端集成电路主流技术的线宽是0.130.25微米，国际高端集成电路领先技术的线宽是0.0650.13微米。我国已经能够自行设计0.18微米、1000万门级的集成电路，有的企业甚至已经达到设计0.13微米的技术水平。未来510年面向系统级芯片（soc）的设计方法将成为技术热点，设计线宽将达到0.045微米，芯片集成度将达到10的89次方，电子设计自动化（eda）技术广泛应用，ip复用技术将得到极大完善。 （2）芯片制造。目前国际高端集成电路晶片直径是12英寸，近年内16英寸晶片将面世，纳米级光刻工艺将广泛使用，新型器件结构的产生将带动新工艺产生。 （3）封装。现有占主流的阵列式封装方式将让位给芯片级、晶片级封装，更先进的系统级等封装方式将进入实用化。芯片实现表面贴装，封装与组装界限将消失。1.1.3 我国集成电路产业现状1、基本情况 自1965年，我国研制出第一块双极型集成电路以来，经过40多年的发展，我国集成电路产业目前已初步形成了设计业、芯片制造业及封装测试业三业并举、比较协调的发展格局，出现长江三角洲、京津地区和珠江三角洲三个相对集中的产业区，建立了多个国家集成电路产业化基地。制造业的技术工艺已进入国际主流领域，设计和封装技术接近国际水平，但我国的整体水平与国际水平相差23代。目前我国已在北京和无锡分别建成代表国际领先技术水平的12英寸集成电路生产线，另外，湖北省和武汉市共同投资的一条12英寸生产线于2006年6月开工，中芯国际在上海的12英寸集成电路生产线扩建项目即将破土动工。 2006年中国整个半导体市场规模突破5800亿元，而其中集成电路市场占了绝大部分。2006年中国集成电路市场销售额为4862.5亿元，同比增长27.8%。2006年国内集成电路产业销售收入与总产量的同比增幅与2005年的同比增幅28.8%和19%相比，有较大幅度的提高。中国集成电路产业规模从上个世纪90年初的10亿元发展到2000年突破百亿元，用了近10年的时间，而从百亿元扩大到千亿元，则用了仅仅6年时间。据信息产业部赛迪顾问预计，2007年2011年这5年间，中国集成电路产业销售收入的年均复合增长率将达到27.7%。到2011年，中国集成电路产业销售收入将突破3000亿元，达到3415.44亿元。届时中国将成为世界重要的集成电路制造基地之一。集成电路“十二五”规划提出，国内集成电路产业要在“十一五”取得的基础上进一步加速发展。到2015年，产业规模在2010年的基础上再翻一番以上，销售收入超过3000 亿元，在世界集成电路市场份额提高到14%以上，满足国内30% 的市场需求。要实现这个目标必须要大力开发高性能集成电路产品。围绕移动互联网、信息家电、三网融合、物联网、智能电网和云计算等新兴产业的应用需求，积极推进先进芯片制造线建设与升级，增强封装测试能力和水平等方面进行创新。 2、主要特点 （1）技术创新取得新的突破。集成电路设计业领域自主创新的产品种类增多，技术水平大大提高。我国已有“方舟”、“龙芯”、北大众志等为代表的国产cpu。北京海尔集成电路设计公司的“爱国者3号”数字电视解码芯片；中星微电子的“星光”系列音视频解码芯片等大量国内具有自主知识产权的产品研制成功并投向市场，标志着我国集成电路自主创新设计水平已经开始步入世界先进行列。由复旦大学、清华大学、凌讯科技联合研制的我国具有自主知识产权的数字高清晰度地面传输移动接收系统专用芯片“中视一号”通过技术鉴定，技术水平达到国际先进水平。由清华同方、中国华大等设计单位研制开发的具有自主知识产权的第二代ic卡身份证芯片也在全国大规模使用。 （2）产业结构不断优化。2005年我国封装测试业收入同比增长约20.3%，设计业和制造业的收入分别同比增长约60.8%和54.5%。封装测试在产业链总值中占45.3%，较之2004年的51.8%有下降；设计业和制造业的产值分别占到17.5%和37.2%。尽管封装测试业仍是集成电路产业链中的“老大”，但三者结构已逐步向国外先进标准靠拢，产业结构趋于合理。 （3）企业规模不断扩大，技术水平迅速提高。我国集成电路制造技术水平经历了2000年的0.35微米8英寸制造线的建设，到2004年中芯国际北京12英寸线建成投产，少数先进生产线的制造技术已提升到0.18微米乃至0.13微米。国内封装企业,在先进封装形式的开发和应用方面也取得了显著成果。设计企业的业务活动已经从芯片设计扩展到系统解决方案、知识产权(ip)的交换交易、ic设计服务、测试，直到产品营销。一批企业已具备0.13微米0.25微米的设计开发能力，可自主设计开发几百万和上千万门水平的集成电路。1.1.4 目前此领域的研究背景今天，国际设计师们或者求助于类似spcie 的仿真器或者一些点工具，作为信号完整性解决方案用来测量他们的设计的串扰效应和压降。虽然这些类似spiec 的仿真工具往往可以提供更好的精确度，它们却受到主容量的限制以及速度慢的影响。这个缺陷在分析电源网络的功耗时显得更为突出，因为这时寄生参数文件比信号寄生参数文件大得多。比如:一条关键的路径的网表可能包含成千上万个晶体管以及成百上千的耦合电容。这样大小的网表将需要几天的仿真运行时间。可以想象，在达标需要的各种工作环境下运行最大/最小延迟的计算将会变得更为复杂。这种慢速的性能使得很耗资源的类spice 仿真工具再做百万门级设计的时候变的不实际，甚至是不可能。许多ic 设计师也尝试通过传统的sat(静态时序分析)技术用一种近似的方法来模拟si的影响。为了得到耦合电容在时序上影响的粗略估计，两线之间的耦合电容被乘法器乘起来并加到这两条线上。计算最大延迟时使用2x 的经验乘法器，计算最小延迟时使用0x。然而，这种分析方法或者被认为是过于悲观的约束，这导致了非最优的电路性能，或者被认为是可能导致硅片实现的失败的过于乐观的约束。另外，这种分析方式不耗费资源因为它不考虑串扰噪声的影响和压降延迟的影响。目前，设计师们己经开始使用各种不同的点工具来分析信号完整性的影响。其中的一些解决方案使用集成的si 分析以及基于标准延迟格式(.sdf)流程。这些工具需要使用此静态时序分析工具提供的信号转换窗口信息并计算串扰对于延迟的影响。然后这些信息又被反馈给静态时序分析工具，工具再利用增量sdf 进行最后的sigh-off 级的分析。这种流程在很多方面都存在不精确性并且数据传输也很没有效率。比如:在分析串扰延迟时，信号转换时序窗口需要被考虑以决定net 之间的影响关系。然而在计算串扰延迟影响时，串扰延迟反过来又会影响时序窗口。另外，基于sdf 的流程不能解决迁移时间的降级，这会带来与其他侵略/被侵略波形或异步时钟域的重叠。所有这些不精确都将是很危险的，因为他们会导致未被察觉的错误和芯片的失败。按集成度高低不同，可分为小规模、中规模、大规模及超大规模集成电路四类。对模拟集成电路，由于工艺要求较高、电路又较复杂，所以一般认为集成50 个以下元器件为小规模集成电路，集成50100 个元器件为中规模集成电路，集成100 个以上的元器件为大规模集成电路；对数字集成电路，一般认为集成110 等效门/片或10100 个元件/片为小规模集成电路，集成10100 个等效门/片或1001000 元件/片为中规模集成电路，集成10010，000 个等效门/片或1000100，000 个元件/片为大规模集成电路，集成10，000 以上个等效门/片或100，000 以上个元件/片为超大规模集成电路。当时代进入超大规模集成电路后，随着工艺尺寸下降到130nm 以下当时代进入超大规模集成电路后，随着工艺尺寸下降到130nm 以下以及频率要求的显著提高，设计团队们遇到的最大的挑战己成为确保信号的完整性(si:signal intgeriyt)。信号完整性的影响包括串扰延迟，噪声毛刺和压降。在超深亚微米阶段(0.18lm 以下)，如何保证信号的完整越来越重要，而由信号完整性引起的逻辑和时序问题，常使芯片不能实现时序的正确收敛，或在测试过程中不能正常工作。串扰就是最常见的信号完整性问题。当两个或两个以上的布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容(coupling capacita)，串扰由此而来。随着每次超深亚微米(ultra deep submicron，udsm)新工艺技术的出现，特性尺寸、线宽和线间距都将进一步缩小，设计人员都想在裸片保持不变的情况下，把更多功能挤进片上系统中，这无疑将大大增加布线的复杂度，使得线路更加拥挤。由于金属阻抗与其宽度成反比，为追求更小的阻抗，金属线的厚度不断地增加，层数也不断增加，且金属线的长度比以往更长。这种趋势导致金属之间的交叉耦合电容增加。另外，由于芯片上叠加了更多的金属层，高金属层与基底层之间的距离加大，从而减小了对地的电容量，从而使金属线之间交叉耦合电容的比重不断上升，串扰效应对复杂数字电路的影响也越来越大。一条经验规则表明:当线间耦合电容超过互连总电容的18%时，串扰噪声的影响逐渐显著。图1.1 由于工艺尺寸缩小产生信号完整性影响导致的失败率在设计执行中忽略这些影响将很可能导致设计在硅片上实现的时候失败或者不能满足性能指标。最近的研究表明:随着工艺尺寸的逐渐变小，电路仍可以按预期正常工作的概率急剧下降，而由于故障导致的重加工，可能性显著提高(见图1.1)。介于如今市场的紧缩和数百万美元的返工成本，后期的设计失败对于半导体公司的在经济上的打击无疑是致命的。所以进行信号完整性分析使设计最终达标签收成为当今设计工程师面临的当务之急。随着中国ic 设计公司向深亚微米工艺靠拢，设计的复杂性不断加大，也带来了信号完整性、可测试设计以及设计周期延长等问题。这就要求设计团队优化设计流程，引进先进的设计方法学，并借助适合的ead 工具应对这一系列的挑战。1.2 信号完整性信号完整性是指信号在电路中以正确的时序和电压做出响应的能力，也指在信号线上的信号质量1。如果电路中信号能够以要求的时序、持续时间和电压幅度到达接收器，则可确定该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。广义上讲，信号完整性指的是在高速系统中由互连线引起的所有问题，主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能，这些问题主要分为以下三种影响:(l)高速数字电路的信号完整性问题主要包括信号的反射、串扰、信号延迟和时序错误等。(2)电源完整性是指系统运行过程中电源的波动情况，或者说电源波形的质量。在高速数字电路中，当数字集成电路上电工作时，它内部的门电路输出会发生从高到低或者从低到高的状态转化，这时会产生一个瞬间变化的电流，这个电流在流经回流路径上存在的电感时会形成交流压降，从而引起噪声，当同时发生状态转换的输出缓冲器较多时，这个压降将足够大，从而导致电源完整性问题，将这种噪声称为同步开关噪声 (simultaneousswitchnoise，ssn)，也叫噪声。(3)电磁兼容性在国家标准gb/t4365一1995电磁兼容术语对电磁兼容(electromagnetic compatibility)定义为:“设备或系统在其电磁环境中能正常工作且不对该环境中的任何事物构成不能承受的电磁骚扰的能力”。在数字电路中，信号完整性问题主要表现为振铃、过冲、欠冲、时延、同步切换噪声和地弹等现象。为了正确识别和处理数据，ic要求数据在时钟边沿前后处于稳定状态。这段时间内如果信号不稳定或状态发生改变，ic就可能误判甚至丢失部分数据。在高速数字电路中，信号能以要求的时序、持续时间和电压幅度到达ic时，该电路就有很好的信号完整性。如出现诸如振荡、过冲、下冲等信号完整性问题(如图1.1所示)，就会造成时钟间歇振荡，从而导致电路误触发和接收数据出错。此外，数字电路中逻辑器件内部和pcb上的其他数字信号在进行同步切换时，因电源线和地线的阻抗以及器件的引线电感会在系统中产生同步切换噪声(ssn)，在地线上引起地弹噪声。诸如此类的信号问题会严重影响电路的性能。1.3 串扰理论分析随着人们对电子设备的小型化和多功能化要求越来越高，当今的电子系统正朝着高速化和小体积化的方向发展。沿着这个方向，现代电子系统的信号速率、时钟速率和集成电路的输出开关速度也在不断增加。从数字系统的工作频率看，越来越多的系统工作在100mhz以上，约5%的设计时钟频率都超过了50mhz，有近20%的设计主频超过了120mhz。信号边沿也变得越来越陡峭，目前信号的最小切换时间已经达到皮秒级。集成电路设计进入深亚微米后，噪声越来越成为一个令人关注的问题:互连线布线密度变大，层数增多，高宽比变大等因素使得容性串扰噪声影响明显;芯片的行频率不断提高，从而使噪声幅度变大，感性串扰显现；更多高性能pj 模块的应加剧了噪声分析的难度;芯片电源电压的不断变小使数字电路耐噪声性能变差。在字电路中有诸多噪声源可形成不同类型的噪声：串扰噪声、漏电流噪声、电荷分配声、电源地噪声、传输噪声等，本文主要关注串扰噪声。串扰是信号在传输线上传播时，由于电磁耦合而在相邻的传输线上产生不期望的电压或电流噪声干扰，信号线的边缘场效应是导致串扰产生的根本原因2。如图1.2所示，假设位于a点的驱动器是干扰源，而位于d点的接受器为被干扰对象，那么驱动器a所在的传输线被称之为干扰源网络或侵害网络(agreessor)，相应的接收器d所在的传输线网络被称之为静态网络或受害网络。静态网络靠近干扰源一端的串扰称为近端串扰(也称后向串扰)，而远离干扰源一端的串扰称为远端串扰(或称前向串扰)。由于产生的原因不同将串扰可分为容性耦合串扰和感性耦合串扰两类。容性串扰是由相互间的耦合电容而产生的耦合电压;感性串扰是由相互间的耦合电感而产生的耦合电流，串扰大小和它们之间的互感和互容大小都有关系。通常所说的串扰是指容性串扰和感性串扰的总和。在高速数字电路中，互感通常比互容的问题更严重。图1.2 两条传输线的耦合1.3.1 互感互感是引起串扰的两个重要因素之一,互感系数标志了一根驱动传输线通过磁场对另外一根传输线产生感应电流的程度。从本质上来说,如果“受害（victim）线”和驱动线(侵略线)的距离足够接近，以至于侵略线产生的磁场将受害线包围其中,则在受侵略的传输线上将会产生感应电流,而这个通过磁场耦合产生的电流在电路模型中就通过互感参数来表征。 互感lm的作用下，将根据驱动线上的电流变化率而在受害线上引起一定的噪声，噪声电压的大小与电流变换率成正比，通常可以由下式计算： 式中，为互感，为驱动波形的阶跃幅度，是驱动波形的上升时间，是驱动电路的源端阻抗。由上式可知，互感串扰电压与、 成正比，与成反比。因此，减小互感串扰电压有如下方法。1、 减小 增大信号走线间距（因为随着间距平方的增加而下降，关键信号可采用3w原则）。 为信号提供完整的参考平面。在低速电路中，电流沿着电阻最小路径前进，而高速信号沿着电感最小路径前进。电感最小的返回路径就紧贴在一个信号导体下面，它使输出电流路径与返回电流路径之间的总回路面积最小，从而使输出电流路径与返回电流路径的干扰磁场相互抵消。 减小信号到参考平面的距离，从而减小环路面积，达到减小的目的。 尽可能地减小相邻信号间的平行长度。平行长度越短，则总的越小。 无参考平面隔离的相邻信号层走线方向应该垂直，可减小磁场耦合程度。 对串扰较敏感的信号线尽量布在内层，以减小磁场耦合程度。2、减小在确保信号时序的前提下，尽可能选择信号沿较缓的器件。3、增大在干扰电路源端串接电阻，减小电流变化斜率，同时要兼顾与传输线阻抗匹配，避免信号反射。1.3.2 互容互容是引起串扰的另外一个重要因素,互容是两导体间简单的电场耦合,这种耦合在电路模型中以互容的形式表现出来。 互容将产生一个与侵略线上电压变换率成正比的噪声电流到受害线： 式中，为互容，为驱动波形的阶跃幅度，是驱动波形的上升时间，rb是接收电路的接地阻抗。由上式可知，互容串扰电流与、成正比，因此，减小互容串扰电流的方法有： 减小。增大信号走线间距（因为互容与信号间距成反比，关键信号可采用3w原则）。 减小。在确保信号时序的前提下，尽可能选择信号沿较缓的器件。1.3.3 近端串扰近端串扰(next): 近端串扰被定义为在链路近端（即离信号源最近的那一端）相邻线对间产生的感应噪音，由于在该端发出的下行信号强度最大，而接收的上行信号强度最小，因此如衰减串扰比（acr）不能保持在可接受的水平，很容易产生信号耦合干扰。近端串扰总噪声为：其中，分别为单位长度电容、两传输线之间耦合电容、耦合电感和电压峰值。1.3.4 远端串扰远端串扰被定义为由线对近端的发射器向线对远端的接收器发送信号，从而感应到相邻线对上的噪音。远端串扰应该不会对用户终端侧的业务造成不良影响。因为线束越来越细小，从中心局（co）到用户终端之间的双绞线对越来越少，所以信号相互干扰的可能性越来越小。近端串扰的功率水平会始终高于远端串扰。在较长的环路上，远端串扰信号会变得极其微弱。远端串扰总噪声为：其中，分别为传输线的特征阻抗、两传输线之间耦合电容、耦合电感，两传输线平行长度和电压峰值。由以上两式，我们可以看出远端串扰总噪声由于容性和感性耦合的极性关系而相互消减，即远端串扰是可以消除的。1.4 本论文研究的问题和意义本文所研究的问题主要是如何对串扰问题进行从建模到实例仿真的分析得出一系列防，避免以及修复串扰的方法，并对相关算法进行研究和分析，提出了一种在应用中得到良好效果的计算方法。主要关注基于串扰控制的物理设计方法，包括新的流程、各个设计阶段对串扰的分析及修正的方法，以达到快速的时序收敛。通过对深亚微米集成电路设计中串扰的成因及其对信号完整性的影响，论述了串扰分析和设计解决的方法，对于实际设计具有一定的理论指导意义和应用参考价值。并且根据真实的设计实例，提出了几点有效的控制串扰的方和对于信号完整性管理比较有价值的观点。第二章 串扰导致的几种影响在高速、高密度集成电路设计中一般提供一个完整的接地平面，从而使每条信号线基本上只和它最近的信号线相互影响，来自其它较远信号线的交叉耦合是可以忽略的。尽管如此，在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件(如ttl)与信号电压较低的元件(如ecl)接近时，都需要非常高的抗串扰能力。在集成电路计中，如果不正确处理，串扰对高速集成电路的信号完整性主要有两种典型的影响。2.1 串扰引起的误触发信号串扰是高速设计所面临的信号完整性问题中一个重要内容，而信号完整性(si)是指在信号线上的信号质量。当前对信号完整性问题的研究主要集中在三个方面：一是由于阻抗不匹配，线脚，通孔以及其它互连不连续所引起的反射噪声；二是由于连线及通孔间的电磁耦合效应所引起的串扰噪声；三是由于电源网络的寄生效应所引起的电源/地噪声。差的信号完整性不是由某单一因素导致的，而是板级设计中多种因素共同引起的。源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负；反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。信号的振铃(ringing)和环绕振荡(rounding)由线上过度的电感和电容引起，振铃属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等。振铃和环绕振荡同反射一样也是由多种因素引起的，振铃可以通过适当的端接予以减小，但是不可能完全消除。在电路中有大的电流涌动时会引起地弹，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面(0v)上产生电压的波动和变化，这个噪声会影响其它由串扰引起的数字电路功能错误是最常见的一种。图2.1 串扰噪声导致相邻网络的逻辑错误图2.1是一种典型的由串扰脉冲引起的相邻网络错误逻辑的传输。干扰源网络上传输的信号通过耦合电容，在被干扰网络和接收端引起一个噪声脉冲，结果导致一个不希望的脉冲发送到接受端。如果这个脉冲强度超过了接收端的触发值，就会产生无法控制的触发脉冲，引起下一级网络的逻辑功能混乱。2.2 串扰引起的时序障碍2.2.1 串扰引起的时延改变串扰引起的时延改变表现为：当侵略线和受害线上的信号同时发生同向(或者反向)跳变时，受害线上的信号跳变延迟将会显著减少(或者增加)，称为串扰引起的加速(或者减速)，当这些信号时延变化严重时，特别是发生在松弛时间(slack)小于给定范围的临界通路上的时候，将会导致电路无法工作在规定的时钟周期之下.虽然组合逻辑中单一连线受到的串扰引起的时延比较小，但是一条通路上多条受害线累积的串扰时延效应将使得通路总时延增长10%-20%，这可能导致系统的失效3。通过使用更大的松弛时间虽然可以减少串扰时延效应对系统可靠性的影响，但这些方法会引起留有过分富余量的设计而导致性能的降低.另一方面，制造缺陷也可能加重这些串扰效应。(1)串扰引起的延迟变化建立时序误差如图2.2 所示，没有串扰的时候，受害线v 在受害线上显示一个波形，但是当攻击线a1翻转时，信号间的串扰会增加受害线上的延迟，如v1 所示。这个延迟会导致信号太晚到达一个锁存器或触发器，这会导致建立时序的误差。图2.2 串扰引起延迟的拉长（2）串扰引起的延迟变化保持时序误差类似的，当侵略线a1 信号翻转和受害线信号同向时，串扰会减小受害线上的延迟，如v1 所示。这个延迟的降低会导致信号太早到达一个锁存器或触发器，这会导致保持时序的误差。如图2.3 所示。图2.3 串扰引起延迟的缩减（3）串扰对电路功能的影响一毛刺噪声串扰噪声也会导致电路功能的失效。在图2.4 中，串扰引起的在重置信号上的毛刺可能造成原本的触发器输出端q 上的稳态逻辑值不稳定，使得1 被误置为0。这种功能性的错误一般很难被发现。图2.4 串扰引起功能性错误 电路中实际的物理临近的线对的数量是十分巨大的，但是仅有一部分藕合线对会对电路性能产生影响。关于如何准确找到这些潜在的导致电路失效的祸合线对，近几年国际上开展了许多的相关研究，其中主要是基于电路时序信息的方法。为了能够对这些串扰时延效应进行测试，近几年国际上提出了几个相应的故障模型和测试方法。2.2.2 时延故障模型常用的时延故障模型有两种：跳变故障（transition fault, tf）和通路时延故障（path delay fault, pdf）。一条线上的跳变故障会使该线上的信号时延产生影响，对于具有危害的减速效应，只有两种可能的跳变故障上升变慢和下降变慢，这样，所有可能的跳变故障数最多是线数的两倍，测试产生简单，在工业界得到了广泛应用，但其缺点是对分布时延故障的处理能力差，而通路时延测试恰好克服了这一问题。串扰时延故障发生在物理相邻的一对线之间的，如图2.5将由a-线和v-线组成的一对线与它的串扰类型定义为耦合跳变故障（coupled transition fault, ctf）。但耦合跳变故障以电路规模指数级增长，直接对所有故障测试是不现实的。文献6对此进行了深入分析，得出只有两种情况需要进行测试。面向ctf的测试生成与传统的针对跳变故障的atpg算法不同，在目标故障选择完成后，对ctf中的跳变对的确认还要再次考虑时间参数。例如，文献4中使用面向时间的向后跟踪技术来处理时间参数，但在处理分布时延故障上，仍未能克服基于跳变故障模型的atpg算法在处理累积和分布时延方面差的缺点。 为了找出测试一条最长通路时的最恶劣条件，即能够激活这条通路的最大时延的测试向量，将带约束的通路时延故障（constrained path delay fault, cpdf）定义为一条临界通路和那些对它有串扰影响的线集6。临界通路定义为超过最长通路某一比例（如90%）的通路。由于缺少时延参数，当跳变发生时，无从得知哪条子通路可以激活侵略跳变。因此，对于侵略跳变的确认，无法用传统的atpg算法来完成。否则，由于跳变时间未知，通路上可能没有串扰时延结果。文7中，在用传统的无确认的通路时延故障atpg过程处理后，引入遗传算法来处理时延参数。遗传算法试图为某些确定约束跳变的通路寻找一个最差情况的测试，它不考虑目标cpdf最终是否被激活，因此，它产生的测试不是一个真正面向目标cpdf的测试，可能会给诊断过程增加额外的难度。同时利用遗传算法对被测电路（circuit under test, cut）的时延参数的处理上的时间消耗也过多。图2.5 串扰时延故障在数字设计中，时序问题是一个重要考虑的问题。图2.6显示了由串扰噪声引起的时序问题。图2.5半部分是干扰源网络产生的两种噪声脉冲(helpful串扰噪声导致的延时glitch和unhelpful glitch)，当噪声脉冲(helpful glitch)叠加到被干扰网络，就引起被干扰网络信号传输延时减少；同样，当噪声脉冲(unhelpful glitch)叠加到被干扰网络时，就增加了被干扰网络正常传输信号的延时。尽管这种减少网络传输延时的串扰噪声对改善pcb时序是有帮助的，但在实际 pcb设计中，由于干扰源网络的不确定性，这种延时是无法控制的，因而对这种串扰引起的延时必须要加以抑制。图2.6 串扰噪声导致的延时2.2.3 精确串扰通路时延故障从文献5对cpdf和文献6对ctf的分析可知，最长通路是考虑串扰影响的时延测试的关键。文献5还指出只需对与最长通路相关的串扰时延故障中的两种进行测试即可，但实际上在时延测试中没有必要单独对受害时钟线进行测试，在同步时序电路的时延测试中只要对v-线在最长通路上的串扰减速故障进行考虑即可8。时延测试的atpg过程对时间参数处理通常使用时间窗口，文献5中对ctf的atpg过程便是如此。然而，时间窗口重叠并不是两条相邻线发生串扰的充分条件，电路中的某些线可能始终都是以同方面跳变的，这样两线就不可能产生串扰减速故障的，只需要考虑那些可能导致串扰减速故障的时间窗口即可。基于以上的分析，将串扰时延故障描述为(p, sp-a, )，其中p为某条最长通路，v为最长通路上的一条受害线，a为导致v发生串扰减速故障的侵略线，sp-a是传播侵略跳变a所用的子通路。为了保证测试生成的效率，侵略线a必须是那些真正能引发串扰减速故障的，即线a，v的时间窗口必须重叠，而且两线必须以相反方向跳变。上面的故障被称为单精确串扰通路时延故障s-pcpdf（single precise crosstalk-induced path delay fault）7。但为了方便程序对子通路的处理，可用代替sp-a来标识串扰时延故障，其中