原理及应用ppt课件

VHDL精华 _process时序逻辑电路计数器174LS138译码器architecture Bhv of my38 isbeginprocess(A,En)beginif(EN = 0) THEN y y y y y y y y y y y y 10N 311带复位、进位的计数器BINCounter 清零cntrclkCY CY12带复位、进位的 10进制计数器Architecture bhv Of Count Issignal cnt: std_logic_vector(3 downto 0);BeginProcess (clk,r)BeginIf (clkEvent And clk = 1) then If ( r = 1 or cnt = 9 ) then cnt = X“0“; else cnt = cnt + 1 ;End if;End if;End Process;二进制计数器十进制清零 ?13带复位、进位的 10进制计数器Q = CNT;CY = 1 WHEN (CNT = 0) ELSE 0;END BHV;进位产生14带复位、进位的 10进制计数器15带复位、进位的 10进制计数器t1t2 t3 t4毛刺16毛刺在 PLD内部 信号通过连线和逻辑单元传输时，有一定的延时 。 延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。 信号的高低电平转换也需要一定的过渡时间 。由于上述因素，输入组合逻辑的 多路信号并不是同时变化 ，造成其输出出现一些不正确的尖峰信号 -毛刺 。由于 PLD内部寄生电容电感很小，这些毛刺就被保留并向下一级传递，从而影响到逻辑电路的稳定性。时钟端口、异步清零和置位端口对毛刺信号十分敏感 ，任何一点毛刺都可能会使系统出错。 17毛刺现象毛刺18消除毛刺干扰从根本上避免毛刺的手段 避免多位同时变化1.编码：计数器输出采用特殊编码如格雷码 2.结构：采用约翰逊计数器消除毛刺影响的手段：1. 组合逻辑的输出不作时钟信号、也不用作异步清零和置位信号2. 毛刺在时钟触发沿后短时间存在，因而：a 可用作同步控制信号b 经 DFF采样后再输出可消除毛刺19毛刺特点t1毛刺t2 t31触发沿后出现，2存在时间短20带复位、使能 10进制计数器 -消除毛刺Architecture bhv Of Count Issignal cnt: std_logic_vector(3 downto 0);BeginQ = CNT;Process (clk,CNT)BeginIf (clkEvent And clk = 1) then If ( cnt = 9 ) then CY = 1; else CY = 0 ;End if;End if;End Process; 21带复位、使能 10进制计数器 -消除毛刺Clk Port? CY Port? Q Port?22带复位、使能 10进制计数器Timing AnalysisSummaryWorst-case 23带复位、使能 10进制计数器Min Clk Period 24099计数CLK QRCYCounter低位CYCLK QR Counter高位CLK QRCYCounter低位En CYCLK QR CounterEn高位1！毛刺25带复位、使能 10进制计数器Process (clk,r,En)BeginIf (clkEvent And clk = 1) then If ( r = 1 or CNT = 9) then cnt = x“0“;elsIf ( En = 1) thencnt = cnt + 1 ;End if;End if;End Process;En有效时间1个时钟周期26作业：同步清零、同步置数十进制计数器74LS1621. CLEAR/LOAD 同步清零 /预 置，低有效2. Din为 数据 预 置端 ， Q是 计 数 输 出。3. CY是 进