计算机组成原理课程设计求负数平方和CISC

1计算机组成原理课程设计报告题 目： 求负数平方和 CISC 模型院 系： 计算机科学与工程学院专 业： 计算机科学与技术指导教师： 陈智勇 2014 年 3 月 30 号目 录1 课程设计的题目与内容 .122 课程设计完成的内容 .13 系统开发环境及 VHDL 语言介绍 .14 系统总体设计 .25 MAX PLUS II 软件编译仿真测试和结果分析 .96 遇到的问题及解决办法 .117 心得体会 .118 参考文献 .129 附录 .12一：课程设计的题目及内容 题目 输入包含 5 个整数（有符号数）的数组 M，输出所有负数的平方和。 要求采用定长 CPU 周期、联合控制方式，并运行能完成一定功能的机器语言源程序进行验证，机器语言源程序功能如下：五个有符号数从外部输入，一定要使用符号位（比如说 SF） ，并且要使用负的时候转移3（比如说 JS）或不为负的时候转移（比如说 JNS）指令；采用三数据总线结构的运算器，采用 RAM，先将输入数据依次存放在 RAM 的某一连续的存储区域内，再依次读出判断是否为负数，若为负数再求其平方和。二：课程设计的要求1.完成系统的总体设计，画出模型机数据通路框图；2.设计微程序控制器（CISC 模型计算机）的逻辑结构框图； 3.设计机器指令格式和指令系统； 4.设计时序产生器电路； 5.设计所有机器指令的微程序流程图； 6.设计操作控制器单元；在 CISC 模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令） 、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。具体电路根据微程序控制器的逻辑结构框图、微指令格式和微指令代码来设计） 。7.设计模型机的所有单元电路，并用 VHDL 语言（也可使用 GDF 文件- 图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件；8.由给出的题目和设计的指令系统编写相应的汇编语言源程序；9.根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的 ROM 中去；10.使用 EDA 软件进行功能仿真，要保证其结果满足题目的要求；（其中要利用 EDA 软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试。 ）11.器件编程，并在 EDA 实验平台上进行操作演示三：系统开发环境及语言介绍 Max plus IIMax+plus是 Altera 公司上一代的 PLD 开发软件， Max+plus界面友好，使用便捷，主要用于设计新器件和大规模 CPLD/FPGA).使用 MAX+PLUSII 的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII 把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用 MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。在 Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 设计处理一般在数分钟内内完成。特别是在原理图输入等方面，Maxplus2 被公认为是最易使用，人机界面最友善的 PLD 开发软件，特别适合初学者使用使用 Maxplus2 基本上也是以上几个步骤，可简化为：（1 设计输入（2）设计编译（3）设计仿真（4）优化（5）布局布线（6）后仿真（7）生产 VHDL 全称超高速集成电路硬件描述语言（英语：VHSIC hardware description language） ，在基于复杂可编程逻辑器件、现场可编程逻辑门阵列和专用集成电路的数字系统4设计中有着广泛的应用。VHDL 语言诞生于 1983 年，1987 年被美国国防部和 IEEE 确定为标准的硬件描述语言。自从 IEEE 发布了 VHDL 的第一个标准版本 IEEE 1076-1987 后，各大 EDA 公司都先后推出了自己支援 VHDL 的 EDA 工具。VHDL 在电子设计行业得到了广泛的认同VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，得到众多 EDA 公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点 四：系统总体设计嵌入式 CISI 模型机系统总体设计 嵌入式 CISC 系统控制器的逻辑结构框图 5 模型机的指令系统和所有指令的指令格式设计输入指令（IN1）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rd MOV 指令格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rd 立即数 im取数指令（LAD）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rs Rd 相加指令（ADD）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 06操作码 Rs Rd 加 1 指令（INC）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rd 减 1 指令（DEC）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rd 非零条件转移指令（JNZ）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 地址 addr传送指令（STO）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rs 地址 addr无条件转移指令（JMP）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 地址 addr输出指令（OUT1）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rs 存数指令（STOI）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rs Rd 乘法指令（IMUL）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 Rd 判断箱号位转移（TEST）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 07操作码 地址 addr非负条件转移指令（JNS）格式：15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0操作码 地址 addr模型机规定数据的表示采用定点整数补码表示，单字长为 8 位，其格式如下： 7 6 5 4 3 2 1 0符号位 尾数对于 Rs 或 Rd 的格式我们规定如下：Rs 或 Rd 选定的寄存器00 R001 R110 R211 R3其中 S2，S1，S0 表示的是算术逻辑运算单元 ALU，其功能表为：S2 S1 S0 功能0 0 0 X+Y0 0 1 X-Y0 1 0 X+10 1 1 X-11 0 0 SF1 0 1 XY1 1 0 SF=TEMP(7)1 1 1 YY 指令系统表如下指令格式指令助记符 15-12 11 10 9 8 7-0 功能IN1 Rd 0001 Rd 输入设备RdMOV Rd,im 0010 Rd im 立即数RdLAD (Rs),Rd 0011 Rs Rd (Rs)Rd8ADD Rs,Rd 0100 Rs Rd (Rs)+(Rd)Rd，锁存标志位INC Rd 0101 Rd (Rd)+1Rd ，锁存标志位DEC Rd 0110 Rd (Rd)-1Rd ，锁存标志位JNZ addr 0111 addr 若不等，则 addrPCSTO Rs,addr 1000 Rs addr (Rs)addrJMP addr 1001 addr addrPCOUT1 Rs 1010 Rs (Rs)输出设备STOI Rs,(Rd) 1011 Rs Rd (Rs)(Rd)IMUL Rd,Rd 1100 Rd (Rd) (Rd)RdTEST Rd 1101 Rd (RD)TEMP SF 标志位JNS addr 1110 addr 若不为正，则 addrPC 时序产生器 时序信号产生器用于产生多级食醋系统中需要的时序信号，本实验采用的是微程序控制器的时序产生器，如下图 微程序控制器的设计全过程 9微程序控制器的设计包括以下几个阶段：（1）机器指令的微程序流程图 （2）设计微指令格式和微指令代码表 （3）设计地址转移逻辑电路 （4）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器 （5）设计微程序控制器的顶层电路（由多个模块组成） 。 地址转移逻辑电路的设计地址转移逻辑电路是根据微程序流程图中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与 A5A0 对应的异步置“1”控制信号 SE6SE1 的逻辑表达式为：SE6= ZFP(3)T4SE5=ZFP(2)T4SE4=I15P(1)T4SE3=I14P(1)T4SE2=I13P(1)T4SE1=I12P(1)T4 汇编程序代码设计如下：MOV R1,11H ；寄存器 R1 用于存放 RAM 的某个连续区域的首地址MOV R2,5H ；寄存器 R2 用于存放循环次数L0: IN1 R0 ；寄存器 R0 用于接收外部输入的数据STOI R0,(R1) ；将 R0 中的数存放入 R1 中 RAM 的地址处INC R1 ；将地址加 1，跳到下一个地址DEC R2 ；将循环次数减 1JNZ L0 ；循环不结束再重新跳回接收外部数据，循环结束则继续下面操作MOV R0,0 ；寄存器 R0 用于存放结果MOV R1,11H ；寄存器 R1 用于存放数据已存入 RAM 的某个连续区域的首地址MOV R2,5H ；寄存器 R2 用于存放循环次数L1:LAD (R1),R3 ；寄存器 R3 用于存放刚才存入 RAM 的数据INC R1 ；将地址加 1，跳到下一个地址TEST R3 ；测试符号标志位 SF，判断其是否为负数10JNS L2 ；若不为负则跳转，取出下一个数IMUL R3,R3 ；若为负则将该数求平方和ADD R3,R0 ；将平方和加入 R0L2: DEC R2 ；将循环次数减 1JNZ L1 ；循环次数没有完成，则跳回去再取数STO R0,10H ；将 R0 存放的结果放回到 RAM 中 10H 的地址处END:OUT1 R0 ；输出 R0 的结果内容JMP END ；不断循环 对应的地址秒机器代码表：地址（十六进制） 汇编语言源程序 机器代码00 MOV R1,11H 0010000100010001 01 MOV R2,5H 001000100000010102 L0: IN1 R0 000100000000000003 STOI R0,(R1) 101100010000000004 INC R1 010100010000000005 DEC R2 011000100000000006 JNZ L0 011100000000001007 MOV R0,0 001000000000000008 MOV R1,11H 001000010001000109 MOV R2,5H 00100010000001010A L1: LAD (R1),R3 00110111000000000B INC R1 0101000100000000