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文档简介

过去的手动一个个分配 FPGA 的引脚，最近才发现自己是多么的可笑！Altium Desiger 必然能输出引脚分配的网表啊，那岂不是只要导出顶层 FPGA 电路的 Netlist，就可以得到 FPGA IO 的引脚分配？ 事实上的确如此！如下图所示： 在 DesignNeetlist for DocumentVerilog File 就能导出当前文件的引脚分配，当然导出其他文件也一样。另外，VHDL 当然也是可以的，其他方式大家去尝试吧！ 这里 Bingo 通过导出时钟与 IO 模块的 Verilog File 的 Netlist，如下图所示： 前面是每一个 Module 的 IO Netlist 模块，我们只需要将映射的 IO，修改成标准的 TCL 语句，就可以在 Quartus II 或者 ISE 中使用了。这里以 Quartus II TCL格式的引脚分配为例，通过相关映射的修改，格式化，得到以下 FPGA 的引脚分配： 相对于人工分配 IO 而言，真的不知道是方便了多少倍。况且 BGA 在 Layout 的时候，为了布局布线方便，并没有按照原理图来分配引脚。 另外，有软件能力的人可以尝试写一下软件，直接将 Altium Designer

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