项目十时序逻辑电路课件

项目十时序逻辑电路教学导航知识重点：1.各种触发器的功能；

2.边沿触发的概念；知识难点：1.移位寄存器，寄存数码原理；

2.同步计数器原理；

3.集成十进制计数器改进成其他进制的方法；教学导航必须掌握的理论知识：1.各种触发器表示符号及功能；

2.寄存器功能及二种寄存器寄存数码原理；

3.计数器功能及两种计数器计数原理；

4.集成十进制计数器改制成其他进制计数器方法；必须掌握的技能：1.会分析触发器、寄存器、计数器的应用电路；

2.认识集成单元管脚；掌握电子电路焊接及组装方法，会正确操作及调试、排出建议故障；主要内容10.1触发器10.2寄存器和移位寄存器10.3计数器10.1触发器RS触发器基本RS触发器同步RS触发器JK触发器D触发器T触发器引言

前面我们学习的是组合逻辑电路，在数字电路系统中还有另外一类电路，称为时序逻辑电路，这种电路在电路结构上有反馈环节，在电路功能上具有记忆功能，常见的有计数器和寄存器。而触发器是时序逻辑电路的基本单元，本项目将学习各种触发器以及由它们组成的时序逻辑电路。触发器是时序逻辑电路的基本单元，它可以存储记忆一位二进制数码，在其电路结构中，有从输出端返回输入端的反馈线，从而使它的输出状态既与外部输入信号有关，又与电路原输出状态有关，具有记忆功能，其工作特点为：（1）有两个锁定的状态“0”和“1”（2）在适当信号作用下，两种锁定状态可以相互转换（3）输入信号消失后，能将获得的新状态保存下来。触发器种类很多，基本RS触发器是最基本的一种。10.1.1RS触发器1、基本RS触发器图10-1基本触发器及其图形符号1）电路组成和逻辑符号基本RS触发器有两个输入端，两个输出端Q,.Q,的有效状态总是相反，即Q=0,=1,Q=1,=0,用于存储或者记忆一位二进制码。2）逻辑功能当=0,=1时，G1门无论其另一输入是什么，其输出为=1，使G2门两输入全为“1”，Q=0

当=1,=0时，G2门无论其另一输入是什么，其输出为Q=1，使G1门两输入全为“1”，=0当==1时,若触发器原始状态Q=0，=1，触发器输出状态与原状态相同，称为保持原态；若触发器原始状态为Q=1,=0,也可得出相同结论。当==0时，无论触发器原状态为何，其输出Q==1，输出状态无效。输入输出功能

（原状态）

（新状态）010100置0100111置1110101保持原态000111不使用触发器逻辑功能可用简化真值表表示1、由简化真值表看出基本RS触发器的置0，置1功能，是在为0和为0时触发而成，这称为低电平有效，所以两输入端用表示，而且在逻辑符号中，输入输出靠近方框处画两个圆圈。输出端带小圆圈的表示，无圆圈的代表Q端。提示！2、==0时是不可用状态，有两个原因首先当==0时，Q==1是无效状态，另外当输入信号撤销时，相当于==1时，由于和一般不会同时撤销，若先撤销，则Q=1，=1,而先撤销，则Q=0，=1，由此看出，触发器的输出状态难以确定，即使和同时撤销，由于一些偶然因素，两个与非门哪个先开启有一定的偶然性，也使触发器输出状态不能确定，故当==0时，是不可用状态，禁止使用。

例10-1

基本RS触发器的初始状态是0（Q=0=1，），当和段的波形如图所示时，对应画出Q，的波形。2、同步RS触发器

时序逻辑电路往往是由多个触发器组成的，要求各触发器按统一节拍动作，同步RS触发器是在基本RS触发器基础上引入一个时钟脉冲信号，以实现同步控制，时钟脉冲信号用CP表示。1）电路组成与逻辑符号同步RS触发器实际上是由基本RS触发器和两个控制与非门构成，两控制门的输出相当于基本RS触发器的两个输入端。输入输出功能CP(时钟脉冲)RS

（原状态）

（新状态）0XX0101保持1010111置11100100置01000101保持1110111不使用功能表如下图：当CP=0时，无论R,S为何种状态，G3和G4门的输出均为“1”，触发器的状态为保持原态。当CP=1时，G3和G4门输出取决于输入信号R和S。当R,S取不同信号时，触发器有不同功能。同步RS触发器中和称为直接置位端，称为直接置0端。当=0时，触发器将直接置0，或者直接复位，为直接置“1”端，当=0时，触发器被直接置“1”，它们用于给触发器预先设定某一状态，或在时钟脉冲工作过程中，不受时钟脉冲CP控制，直接使触发器置“0”或者“1”，所以又称为异步复位端。提示！

例10-2

根据图示给出的时钟脉冲CP和R、S端输入波形，画出同步RS触发器Q和端的波形。设触发器的初始状态为“0”10.1.2其它触发器

在基本RS触发器和同步RS触发器的基础上增加一些门电路和连线，可以构成其它几种类型触发器，并且大都采用边沿触发。前面所学触发器在CP=1期间内，如果输入信号变化均可使触发器输出随之变化，这称为电平触发，这种触发方式的缺点在于触发期间输出状态容易受干扰信号影响，为避免这个问题的发生，采用边沿触发，即在CP上升沿或下降沿瞬时触发，大大提高触发器抗干扰能力。1）JK触发器2）D触发器3）T触发器触发器逻辑符号以及功能见表10-3触发器名称逻辑符号逻辑功能JK触发器CPJK功能↓00保持↓010置0↓101置1↓11翻转D触发器CPD功能↑00置0↑11置1T触发器CPT功能↓00保持↓1翻转1.上述各种触发器除在CP上升沿或下降沿触发外，在CP其它时刻均为保持原态2.JK触发器具备了新的功能，当J=K=0时，输出状态每来一个CP脉冲，输出就翻转为原来相反的状态，这可以用来记录时钟脉冲个数，此即为触发器的计数功能。3、直接置位端、的作用与基本RS触发器相同提示！例10-.3

据图10-5给出的CP和JK输入信号，画出下降沿触发JK触发器Q端波形，设Q初态为0例10-4

据图10-6给出CP和D端输入波形，画出上升沿触发D触发器Q端波形，设Q初态为0

例10-5

据图10-7给出CP和T触发器输入波形画出下降沿触发T触发器Q端波形，设Q初态为010.1.3集成触发器

像集成门电路一样，触发器也有TTL和CMOS两种，如图10-8为集成边沿D触发器74HC74的外引脚图，其中包含2个功能完全相同的D触发器，它们的逻辑功能与前述D触发器完全一样，在此不再赘述。10.2寄存器和移位寄存器数码寄存器移位寄存器单向移位寄存器双向移位寄存器

以触发器为基本单元配合其他逻辑部件构成的数字电路，称为时序逻辑电路。寄存器是其中一种。寄存器是用来存放数据的逻辑部件，数字系统中常常将数码、运算结果或指令信号暂时存放起来，再根据需要进行处理或运算，触发器可以用来保存或者存放一位二进制码。若要存放N位二进制码，需用N个触发器，寄存器按有无移位功能分为数码寄存器和移位寄存器。10.2.1数码寄存器

用来存放二进制数码的寄存器称为数码寄存器，图10-9是由D触发器构成的四位数码寄存器的逻辑电路图，D0-D3为四位数码寄存器的输入端，Q0-Q3为四位输出端。此外，每个触发器中的直接复位端连在一起作为清零端，各触发器的时钟脉冲端也连在一起，作为接受数码的控制端，使各触发器同步动作。该电路工作原理如下：1.清零使=0.这时输出为Q3、Q2、Q1、Q0均为0，然后使=1.输出保持0不变。2.接收数码，当CP上升沿到来，据D触发器功能各触发器输出与输入端信号相同，寄存器输出就是各D端输入信号。比如，若“D3”“D2”“D1”“D0”=“1”“0”“0”“1”则输出端“Q3”“Q2”“Q1”“Q0”=“1”“0”“1”“1”.若CP上升沿消失，则四位数码就存放在寄存器中。该寄存器为四位数码同时输入，四位数码同时输出，这种方法称为并行输入，并行输出。10.2.2移位寄存器

1、单向移位寄存器

在存放数码时，在CP脉冲作用下，采用逐位向左或向右寄存数据的寄存器称为移位寄存器。分为单向移位寄存器和双向移位寄存器。在移位脉冲作用下，所存数码只能向某一方向（左或右）移动的寄存器叫单向移位寄存器。1）清零即设=0，使输出Q3Q2Q1Q0=0000，然后=1，各输出端保持0。2）寄存器寄存数据在第一个CP上升沿到来之前FF0触发器输入D0=1，其余三个触发器输入均为刚才保持的数据D1=Q0=0,D2=Q1=0,D3=Q2=0,当第一个CP上升沿过去后，四位输出为Q3Q2Q1Q0=0001；在第二个CP上升沿到来之前，FF0触发器输入D0=0，其余三个触发器输入分别为D1=Q0=1,D2=Q1=0,D3=Q2=0，当第二个CP上升沿过去后，四位输出为Q3Q2Q1Q0=0010，以此类推，最后，当第四个CP上升沿过去后，四位输出为Q3Q2Q1Q0=1011。其工作过程可由下表直观体现出来

上面寄存器也可以改成左移寄存器，只要输入数据从最高位触发器输入，输出数据从最低位触发器输出即可。提示！2、双向移位寄存器双向移位寄存器同时具有左移与右移功能，它除了左移和右移两个串行输入端外，还应有左移、右移控制端，用以控制它完成左移或右移操作。集成74LS194双向移位寄存器管脚图如图

功能输入输出清零控制信号串行输入时钟并行输入清零0XXXXXXXXX0000保持1XXXX0XXXX送数111XX↑保持100XX↑XXXX右移1011X↑XXXX11010X↑XXXX

0左移110X1↑XXXX

1110X0↑XXXX

0集成双向移位寄存器74LS194的功能表据表10-574LS194集成触发器共有哪些功能？思考？10.3计数器异步二进制加法计算器同步二进制加法计算器集成计数器

计数器是一种由触发器和门电路组成的时序电路，应用非常广泛，在所有数字系统中几乎都要用到计数器，它可以用来统计输入脉冲的个数，即计数。分频、定时或者数字运算。计数器按不同分类方法可分为：（1）按进位制不同：计数器可分为二进制计数器、十进制计数器、N进制计数器（2）按计数变化趋势是增加还是减少分为：加法计数器、减法计数器（3）按各触发器的时钟脉冲引入方式：分为异步计数器和同步计数器10.3.1异步二进制加法计数器

由JK触发器构成的异步二进制加法计数器逻辑图如图10-121.电路特征四个触发器除第0号外接时钟脉冲以外,其余三个触发器的时钟脉冲输入端均为前级触发器的Q端输出，由于同一瞬间各触发器Q端输出不可能一致，因而四个触发器的动作时刻不相同，即“异步”名称的由来。端为清零端，由于各触发器J=K=1,则每个触发器均为“翻转”功能。2.计数原理下面波形图可体现该计数器的计数原理由波形图可以看出，每当一个CP脉冲下降沿过后，计数器输出端体现脉冲个数，例如，当第四个脉冲下降沿过后，输出端输出=0100即对应十进制数“4”。1、由波形图可以看出，该四位计数器当输入第16个时钟脉冲后，输出回到原来初始状态，Q3Q2Q1Q0=0000，其计数器容量为（24-1），若计数器由N个触发器构成，则其计数容量为（2N-1）,称为模数为2N的计数器。2、波形图表明，各触发器输出波形频率均小于时钟脉冲频率，且为整数倍关系，此即计数器的分频作用。例如，Q1端输出波形频率为时钟脉冲的1/4，称为四分频器。3、异步计数器后阶要保持前阶翻转后才能翻转，所以计数速度较慢，这是异步计数器不足之处。提示！若在逻辑图中将低位触发器的端接高位触发器的时钟脉冲端，则计数器将按减法进行计数，你能考虑出其计数方式吗？思考？10.3.2同步十进制加法计数器

二进制计数器电路简单，计数原理简单易于掌握，但在日常生活中人们习惯使用十进制计数，所以在数字系统中，大多数采用十进制计数。在十进制计数时，采用二进制数表示十进制数，即二—十进制，常用8421BCD码。图10-11为JK触发器组成的同步十进制加法计数器.1、电路特征各触发器时钟信号为相同的时钟脉冲信号，所以，各触发器在同一瞬间的动作，此即“同步”含义。各触发器输入信号为：FF0触发器:FF1触发器:FF2触发器:FF3触发器:进位信号2.计数原理

根据每个触发器在时钟脉冲下降沿过后的输出状态，计算出各触发器输入信号状态，可分析出该计数器计数过程如表所示：

CPJ0K0J1K1J2K2J3K3Q3Q2Q1Q0进位信号C1↓2↓3↓4↓5↓6↓7↓8↓9↓10↓1111111111111111111100110011001100110001000000110000001100000000000100010011000100010010001101000101011001111000100100000000000010

由上表可以看出第十个脉冲过后，输出状态回到初始状态0000，第11个脉冲到来，计数器又从0开始计数，直至第20个脉冲过后，又完成一个计数循环，在每一个循环开始之前发出一个进位信号。所以是十进制计数。提示！10.3.3集成计数器

随着电子工艺技术发展，人们已制作出了集成计数器，有很多型号的集成计数器可供人们直接选用，也可以根据自己需要将现有集成计数器改成任意进制计数器，比如，可用74LS160，同步十进制规模计数器改成其它进制计数器，既可改制成高于十进制的也可改成低于十进制的计数器。74LS160集成计数器的管脚排列图其功能如表所示

为清零端，当=0时，输出为