可编程逻辑器件复习

教材：EDA技术实用教程-VHDL版可编程逻辑器件复习第一章概述1.可编程逻辑器件的主流器件是：FPGA/CPLD2.常用的硬件描述语言(HDL)：VHDL、VerilogHDL、SystemVerilog和SystemC。第一章概述3.自顶向下设计：一种逐步求精的设计程序的过程和方法。对要完成的任务进行分解，先对最高层次中的问题进行定义、设计、编程和测试，而将其中未解决的问题作为一个子任务放到下一层次中去解决。这样逐层、逐个地进行定义、设计、编程和测试，直到所有层次上的问题均由实用程序来解决，就能设计出具有层次结构的程序。按自顶向下的方法设计时,设计师首先对所设计的系统要有一个全面的理解。然后从顶层开始,连续地逐层向下分解,直到系统的所有模块都小到便于掌握为止。第一章概述4.VHDL的自顶向下设计流程：第一章概述5.EDA：EDA是电子设计自动化（ElectronicDesignAutomation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。第一章概述6.VHDL的EDA设计流程图形输入原理图输入状态图输入波形图输入HDL文本输入设计输入：通过设计输入编辑器第一章概述将用行为和功能层次表达的电子系统转换为转换为低层次的便于具体实现的模块组合装配的过程。综合器：在EDA工具中，能完成在目标系统器件上布局布线软件。

综合器可把综合的Verilog/VHDL语言转换为硬件电路网表。编译器：将软件程序翻译成基于某种特定CPU的机器代码，不需要任何与硬件相关的器件库和工艺库参与编译。适配器也称布局布线器，完成目标系统在器件上的布局布线，将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。HDL综合6.EDA设计流程适配：即结构综合。设计输入第一章概述HDL综合6.EDA设计流程适配编程下载设计输入下载器（编程器）把设计下载到对应的实际器件中，实现硬件设计。即将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载以便进行硬件调试和验证。通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置。时序仿真与功能仿真：通过仿真器实现第一章概述7.QuartusII（结合第4章学习）QuartusII是Altera提供的FPGA/CPLD开发集成环境。QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为AlteraDSP开发包进行系统模型设计提供了集成综合环境。QuartusII支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。第一章概述8.IP核第2章概述1.CPLD结构CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统.CPLD主要是由可编程逻辑宏单元(MC，MacroCell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。第2章概述1.CPLD结构将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。第2章概述2.FPGA结构将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。第2章概述概念：VHDL:第3章、第5章、第7章、第9章和第10章VHDL:第3章、第5章、第7章、第9章和第10章VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：数据对象：常数、信号、变量VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的语言要素：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：组合逻辑电路的设计时序逻辑电路的设计相关程序见书中例题及5个仿真实验库：WORK库（工作库）和资源库程序包：子程序：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的结构和语法：VHDL:第3章、第5章、第7章、第9章和第10章3.有限状态机设计：为什么要使用状态机？Moore型和Mealy型状态机的设计状态编码安全状态机设计怎么排除毛刺？第6章宏功能模块与IP应用什么是宏功能模块？什么是IP核？QuartusII的MegaWizardPlug-InManager管理器可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件，然后可以