数字电子技术 总复习 学习课件

数字电子技术总复习1.1概述1.2逻辑函数第1章逻辑代数基础1.3逻辑代数的基本定律1.6具有无关项的函数化简1.5逻辑函数化简法1.4逻辑函数表示法教学基本要求了解常用的二-十进制编码；理解最小项及其性质；掌握二、八、十六进制及其与十进制的相互转换，逻辑代数的基本定理及常用公式，逻辑代数的代数化简法和卡诺图化简法，逻辑函数的一般表达式及标准表达式的转换。

2.1二极管的开关特性

2.4分立元件门电路

2.5TTL门电路

2.6MOS门电路

2.2三极管的开关特性第二章逻辑门电路

2.3场效应管的开关特性掌握：

与门、或门、与非门、或非门、与或、非门、异或门、同或门、集电极开路与非门、三态门、传输门的逻辑符号及逻辑功能；

TTL与非门和CMOS反相器，传输特性、输入特性及输出特性；

TTL与非门的典型参数（Vth,Voff,Von,Is、IIH、Roff、Ron)。理解:TTL与非门、CMOS反相器的工作原理。了解：分立元件门电路。教学基本要求第三章组合逻辑电路3.1

组合逻辑电路的分析与设计3.2编码器3.3译码器3.4数据选择器3.5加法器和比较器3.6用（MSI）设计组合逻辑电路3.7组合逻辑电路中的竞争冒险掌握：组合逻辑电路的分析方法；用中规模电路（译码器T138、数据选择器151）、门电路设计组合逻辑电路。理解：常用组合逻辑器件（编码器、译码器、数据选择器、加法器、数据比较器）的逻辑功能及使用方法。

了解：组合逻辑电路的竞争－冒险。基本教学要求4.2同步RS触发器4.4边沿触发器4.5触发器逻辑功能的转换4.3主从触发器4.1基本RS触发器第４章触发器第4章触发器教学要求掌握：RS、JK、D、T、T’触发器的逻辑功能；边沿触发器的触发特点。

理解：触发器逻辑功能的转换。了解：主从触发器的触发特点；基本RS、同步RS触发器的工作原理。5.1概述5.2同步计数器5.3异步计数器5.4寄存器5.6时序逻辑电路的设计第5章时序逻辑电路掌握:

时序逻辑电路（计数器、寄存器、顺序脉冲发生器）的分析方法；集成计数器74LS4161、74LS1160构成N进制计数器的方法；同步时序电路的设计方法。了解：异步计数器的设计方法。教学基本要求第6章大规模集成电路6.1顺序存取存储器（SAM）6.2随机存取存储器（RAM）6.3只读存储器（ROM）6.4可编程逻辑器件（PLD）掌握：用ROM、PLA构成组合逻辑函数的方法；RAM的字位扩展。了解:

顺序存取存储器（SAM）；随机存取存储器（RAM）；只读存储器（ROM）；可编逻辑阵列（PLA）的结构及工作原理。教学基本要求7.4多谐振荡器7.3单稳态触发器7.2施密特触发器第7章脉冲信号的产生与整形7.1555集成定时器第7章脉冲信号的产生与整形教学基本要求掌握:555定时器构成的施密特触发器、单稳态触发器、多谐振荡器的结构、工作原理及参数计算。理解：施密特触发器、单稳态触发器的应用。了解：石英晶体多谐振荡器的工作原理。第8章数模和模数转换8.1概述8.2D/A转换器8.3A/D转换器第8章数模和模数转换教学基本要求：理解：A/D、D/A转换器的概念及主要性能指标。了解：D/A、A/D转换器的工作原理。

1.1.2数制与码制一、数制二、码制1、十进制2、二进制3、八进制4、十六进制格雷码：是一种循环码，其特点是任何相邻的两个码字仅有一位代码不同，其它位相同。

格雷码>8421码b3=g3,b2=g3⊕g2,b1=g3⊕g2⊕g1,b0=g3⊕g2⊕g1⊕g08421码>格雷码g3=b3,g2=b3⊕b2,g1=b2⊕b1,g0=b1⊕b01.2.2基本逻辑关系及运算1、与逻辑（与运算）1.2逻辑函数2、或逻辑（或运算）3、非逻辑（非运算）1、与非运算：逻辑表达式为：2、或非运算：逻辑表达式为：1.2.3复合逻辑运算3、异或运算：逻辑表达式为：4、与或非运算：逻辑表达式为：5、同或运算：逻辑表达式为：

Y

A

B

同或门的逻辑符号

=

1.3逻辑代数的基本定律1.3.1

定理和恒等式（1）逻辑运算（2）定理分别令A=0及A=1代入这些公式，即可证明它们的正确性。利用真值表很容易证明这些公式的正确性。如证明A·B=B·A：与普通代数相似1.3.2逻辑代数的三个重要规则

（1）代入规则：任何一个含有变量A的等式，如果将所有出现A的位置都用同一个逻辑函数代替，则等式仍然成立。这个规则称为代入规则。

（2）反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y的反函数Y（或称补函数）。这个规则称为反演规则。（3）对偶规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持不变，则可得到的一个新的函数表达式Y＇，Y＇称为函Y的对偶函数。这个规则称为对偶规则。例如：逻辑函数的表示方法

1、真值表

2、逻辑表达式

3、逻辑图

4、卡诺图

5、波形图

例：通过真值表可以直接写出逻辑表达式。方法：将真值表中Y为1的输入变量相与，取值为1用原变量表示，0用反变量表示，将这些与项相加，就得到逻辑表达式。这样得到的逻辑函数表达式是标准与－或逻辑式。各种表示法之间可以相互转换1.4逻辑函数表示法最小项的定义及其性质

3个变量A、B、C可组成8个最小项：二、逻辑函数的最小项①任意一个最小项，只有一组变量取值使其值为1。③全部最小项的和必为1。②任意两个不同的最小项的乘积必为0。三、卡诺图1.卡诺图的构成将逻辑函数真值表中的最小项重新排列成矩阵形式，并且使矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列，这样构成的图形就是卡诺图。卡诺图的特点：任意两个相邻的最小项在图中也是相邻的。（相邻项是指两个最小项只有一个因子互为反变量，其余因子均相同）。每个2变量的最小项有两个最小项与它相邻每个3变量的最小项有3个最小项与它相邻

1.5.1化简的意义与标准

1.5.2公式化简法

1.5.3图形化简法

1.5逻辑函数的化简法1.5.2公式化简法1、并项法逻辑函数的公式化简法就是运用逻辑代数的基本公式、定理和规则来化简逻辑函数。2、吸收法３、配项法４、消去冗余项法1.5.3图形化简法逻辑函数的图形化简法是将逻辑函数用卡诺图来表示，利用卡诺图来化简逻辑函数。1.6具有无关项的函数化简1.6.1无关项的概念无关项随意项

输入变量可以随意取值，输出任意约束项

变量之间有约束，输入变量不会或不允许出现对应的最小项属于无关项，用符号“φ”、“×”或“d”表示。输入变量ABCD取值为0000～1001时，逻辑函数Y有确定的值。根据题意，偶数时为1，奇数时为0。

ABCD取值为1010～1111的情况不会出现或不允许出现，对应的最小项属于无关项，用符号“φ”、“×”或“d”表示。无关项之和构成的逻辑表达式叫做随意条件或约束条件，用一个值恒为0的条件等式表示。含有无关条件的逻辑函数表示如下：

2.1二极管的开关特性

2.4分立元件门电路

2.5TTL门电路

2.6MOS门电路

2.2三极管的开关特性第二章逻辑门电路

2.3场效应管的开关特性掌握：

与门、或门、与非门、或非门、与或、非门、异或门、同或门、集电极开路与非门、三态门、传输门的逻辑符号及逻辑功能；

TTL与非门和CMOS反相器，传输特性、输入特性及输出特性；

TTL与非门的典型参数（Vth,Voff,Von,Is、IIH、Roff、Ron)。理解:TTL与非门、CMOS反相器的工作原理。了解：分立元件门电路。教学基本要求2.2三极管的开关特性2.1二极管的开关特性2.3场效应管的开关特性工作原理电路转移特性曲线输出特性曲线uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止状态ui<UTuo=+VDD导通状态ui>UTuo≈0开启电压可变电阻区截止区饱和区2.5TTL门电路2.5.1TTL与非门的工作原理2.5.2TTL与非门的静态特性2.5.3TTL门电路的改进形式（略）2.5.4TTL门电路的其它类型

2.5.6TTL系列集成电路及主要参数2.5.5其它双极型门电路(自学)2.当输入有一个或几个低电平0.3V时：拉电流输出

T2、

T5截止,T3、

T4导通,输出电压Vo=3.6V=VOH。

&ABY1.当输入全为高电平3.6V时：

T2、

T5饱和导通，输出Vo=0.3V=VOL；漏电流输出2.5.1TTL与非门的工作原理

2）重要参数（1）阈值电压

VTH=1.4V

（2）关门电平VOFF

定义：Vo=VSH=2.4V时对应的输入电平值：

VOFF=0.8V

（3）开门电平VON

定义：Vo=VSL=0.4V时

对应的输入电平值： VON=1.8V1.电压传输特性

(4)噪声容限低电平噪声容限VNL=VOFF¯VSL；

高电平噪声容限VNH=VSH¯VON。1）特性曲线2.5.2TTL与非门的静态特性2.输入特性II+vI-vOILvIII1.4V-1.6mA50uA输入短路电流:IIS1.6mA;输入漏电流:IIH<50A.1)输入伏安特性2)输入负载特性关门电阻

开门电阻3)多余输入端的处理

TTL门的输入端悬空等效为高电平，但实际应用时，一般不悬空，多余端接电源或并联使用。3.输出负载特性3）带负载能力扇出系数：表示一个与非门所能驱动同类门的最大个数。NO=min{NL、NH}

1）输入高电平时的输出特性0.42）输入低电平时的输出特性VOH（V）iL（mA)510152003.6123

2.5.3TTL门电路的改进形式（自学）

TTL门电路中，有与门、或门、与或非门、异或门、集电极开路（OC）门、三态门、传输门等。2.5.4TTL门电路的其它类型

一般的与非门不能实现线与（输出端直接相连实现与）

2.集电极开路与非门（OC－opencollector）一般与非门线与的危害1

1)电路结构及逻辑符号

3.三态TTL门集电极开路与非门可以线与，但限制了开关速度的提高；带负载能力下降。三态非门12)工作原理E=0，输出为高阻态（EN称为使能端）E=1，输出EN控制为高电平有效③构成数据总线：令各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。②信号双向传输：E=0时信号向右传送，B=A；E=1时信号向左传送，A=B。①多路开关：E=0时，门G1使能，G2禁止，Y=A；E=1时，门G2使能，G1禁止，Y=B。三态非门（低电平有效控制）3.TTL与非门的主要参数（1）输出高电平UOH：TTL与非门的一个或几个输入为低电平时的输出电平。产品规范值UOH≥2.4V，标准高电平USH＝2.4V。（2）高电平输出电流IOH：输出为高电平时，提供给外接负载的最大输出电流，超过此值会使输出高电平下降。IOH表示电路的拉电流负载能力。（3）输出低电平UOL：TTL与非门的输入全为高电平时的输出电平。产品规范值UOL≤0.4V，标准低电平USL＝0.4V。（4）低电平输出电流IOL：输出为低电平时，外接负载的最大输出电流，超过此值会使输出低电平上升。IOL表示电路的灌电流负载能力。（5）扇出系数NO：指一个门电路能带同类门的最大数目，它表示门电路的带负载能力。一般TTL门电路NO≥8，功率驱动门的NO可达25。（6）最大工作频率fmax：超过此频率，电路就不能正常工作。（7）输入开门电平UON：是在额定负载下使与非门的输出电平达到标准低电平USL的输入电平。它表示使与非门开通的最小输入电平。一般TTL门电路的UON≈1.8V。（8）输入关门电平UOFF：额定负载下使与非门的输出电平达到标准高电平USH的输入电平。它表示使与非门关断所需的最大输入电平。一般TTL门电路的UOFF≈0.8V。（9）高电平输入电流IIH：输入为高电平时的输入电流，也即当前级输出为高电平时，本级输入电路造成的前级拉电流。（10）低电平输入电流IIL：输入为低电平时的输出电流，也即当前级输出为低电平时，本级输入电路造成的前级灌电流。（11）平均传输时间tpd：信号通过与非门时所需的平均延迟时间。在工作频率较高的数字电路中，信号经过多级传输后造成的时间延迟，会影响电路的逻辑功能。（12）空载功耗：与非门空载时电源总电流ICC与电源电压VCC的乘积。2.TTL与非门的主要参数

2.6MOS门电路

2.6.1NMOS门电路

2.6.2CMOS反相器

2.6.3CMOS门电路

2.6.4CMOS数字电路的特点输出低电平1．NMOS非门2.6.1NMOS门电路逻辑关系：（设两管的开启电压为VT1=VT2=4V，且gm1＞＞gm2）（1）当输入Vi为高电平8V时，T1导通，T2也导通。因为gm1＞＞gm2，所以两管的导通电阻RDS1＜＜RDS2，输出电压为：

简化电路（2）当输入Vi为低电平0V时，2．NMOS与门电路

T1截止，T2导通。

VO=VDD-VT=8V=VOH

，即输出为高电平。电路实现非逻辑。0101BLA0011输入1110输出

与非真值表3．NMOS或非门电路0101BLA0011输入1000输出

或非真值表2.6.2CMOS反相器(非门)（1）uA＝0V时，TN截止，TP导通。输出电压uY＝VDD＝10V。（2）uA＝10V时，TN导通，TP截止。输出电压uY＝0V。1.工作原理采用增强型更合适？C:互补complementary由N沟道MOSFET和P沟道MOSFET互补而成。（1）当Vi＜2V，TN截止，TP导通，Vo≈VDD=10V。

2．电压传输特性：CMOS门电路的阈值电压Vth=VDD/2（设:VDD=10V，VTN=|VTP|=2V）（2）当2V＜Vi＜5V，TN工作在饱和区，TP工作在可变电阻区。

（3）当Vi=5V，两管都工作在饱和区，

Vo=（VDD/2）=5V。（4）当5V＜Vi＜8V，

TP工作在饱和区，

TN工作在可变电阻区。（5）当Vi＞8V，TP截止，

TN导通，Vo=0V。

1.与非门①A、B当中有一个或全为低电平时，TN1、TN2中有一个或全部截止，TP1、TP2中有一个或全部导通，输出Y为高电平。②只有当输入A、B全为高电平时，TN1和TN2才会都导通，TP1和TP2才会都截止，输出Y才会为低电平。2.6.3CMOS门电路2.或非门①只要输入A、B当中有一个或全为高电平，TP1、TP2中有一个或全部截止，TN1、TN2中有一个或全部导通，输出Y为低电平。②只有当A、B全为低电平时，TP1和TP2才会都导通，TN1和TN2才会都截止，输出Y才会为高电平。简化电路－－－与非门、或非门与门Y=AB=AB或门Y=A+B=A+B与或非门3.传输门②C＝1、，即C端为高电平（＋VDD）、端为低电平（0V）时，TN和TP都具备了导通条件，输入和输出之间相当于开关接通一样，uo＝ui。①C＝0、，即C端为低电平（0V）、端为高电平（＋VDD）时，TN和TP都不具备开启条件而截止，输入和输出之间相当于开关断开一样。4.异或门VDDB=0，均截止，传输门导通，综合上述两种情况有：B=1，TG截止，

构成CMOS反相器。旧符号5.OD门6.TSL门①E=1时，TP2、TN2均截止，Y与地和电源都断开了，输出端呈现为高阻态。②E=0时，TP2、TN2均导通，TP1、TN1构成反相器。电路的输出有高阻态、高电平和低电平3种状态，是一种三态门。1)CMOS逻辑门电路的系列基本的CMOS——4000系列。高速的CMOS——HC系列。与TTL兼容的高速CMOS——HCT系列。2)CMOS逻辑门电路主要参数的特点VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS门电路的逻辑摆幅（即高低电平之差）较大。阈值电压Vth约为VDD/2。CMOS非门的关门电平VOFF为0.45VDD，开门电平VON为0.55VDD。因此，其高、低电平噪声容限均达0.45VDD。CMOS电路的功耗很小，一般小于1mW/门；因CMOS电路有极高的输入阻抗，故其扇出系数很大，可达50。2.CMOS逻辑门电路的系列及主要参数2.9

解：

习题课一

N=10题意要求低电平低电平低电平高电平

TTL电路Y3低电平高阻态高电平高电平低电平低电平低电平

CMOS电路

TTL电路2.16判断电路能否实现逻辑非（TTL门）。不能能能不能不能不能能不能能2.0

0+5VVDD

VDD2.22

2.23+VDD

F2第三章组合逻辑电路3.1

组合逻辑电路的分析与设计3.2编码器3.3译码器3.4数据选择器3.5加法器和比较器3.6用（MSI）设计组合逻辑电路3.7组合逻辑电路中的竞争冒险掌握：组合逻辑电路的分析方法；用中规模电路（译码器、数据选择器）、门电路设计组合逻辑电路。理解：常用组合逻辑器件（编码器、译码器、数据选择器、加法器、数据比较器）的逻辑功能及使用方法。

了解：组合逻辑电路的竞争－冒险。基本教学要求数字电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）;功能与时间因素无关。3.1组合逻辑电路的分析与设计3.1.1组合逻辑电路的分析逻辑图逻辑表达式

1

1最简与或表达式化简

2

2从输入到输出逐级写出例1：最简与或表达式

3真值表

3

4电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。

4电路的功能：这是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。

2用MSI设计的步骤

分析设计要求，建立真值表；写出逻辑表达式；变换表达式。将待生成的逻辑函数表达式变换成与所用MSI器件的输出函数式类似的形式。对照表达式，确定器件所接的变量和常量。3.1.2组合逻辑电路的设计设计方法：

1用SSI设计的步骤分析设计要求，建立真值表；写出逻辑表达式；化简及变换表达式；画出逻辑电路。

编码器分类普通二进制编码器、二-十进制编码器、优先编码器用二进制代码表示特定信息的过程，称为编码。3.2编码器实现编码操作的电路称为编码器。编码器I0I1I2IN-1Y0Y1Y2Yn-12n>NN/n线编码器：3.2.1普通编码器普通编码器：任何时刻只能对一个对象进行编码的编码器。普通编码器的输入是一组相互排斥的变量。2.二-十进制编码器(10/4线)

简化真值表N=10，n=4，2n>N1、3位二进制优先编码器优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表3.2.3优先编码器2、集成3位二进制优先编码器集成8/3线优先编码器74LS148（T1148、T4148、T341）ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX

＝0表示是编码输出；YEX

＝1表示不是编码输出。集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效逻辑图4、集成10线-4线优先编码器74LS147(T340、T1147、T4147)3.3译码器3.3.1二进制译码器3.3.2二-十进制译码器3.3.3数码显示译码器3.3.4用译码器实现组合逻辑函数把具有特定意义的二进制代码翻译出来的过程，称为译码。实现译码操作的电路称为译码器。3.3.1二进制译码器设二进制译码器的输入端为n个，则输出端最多为N=2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。译码器A0A1A2An-1Y0Y1Y2YN-12n>Nn/N线译码器：2、集成二进制译码器74LS138、T3138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），S1、、为选通控制端。当S1＝1且时，译码器处于工作状态；当S1＝0或时，译码器处于禁止状态。真值表输入：自然二进制码输出：低电平有效3、74LS138的级联２、集成8421BCD码译码器74LS42输入为8421BCD码，输出低电平有效。电路有拒伪码的功能，输入为1010~1111时，无译码输出，所有输出为1。能将二进制代码翻译并显示出来的电路叫显示译码器。显示译码器包括译码驱动电路和数码显示器两部分。数码显示器是用来显示数字、文字和符号的器件。按结构分： 1）字型重叠式； 2）分段式； 3）点阵式。按发光物质分： 1）半导体显示器（LED显示器）； 2）荧光数字显示器； 3）液晶数字显示器； 4）气体放电显示器。1、半导体显示器

3.3.3数码显示译码器2、七段半导体数字显示器BS201A(LED)：

工作电压：(1.5~3)V

工作电流:

(10~40)mA3、七段显示译码器真值表仅适用于共阴极LED真值表2、集成显示译码器74LS48引脚排列图

以能配合BS201A的4/7线译码/驱动器74LS48为例说明。3.3.4用译码器实现组合逻辑函数1、用二进制译码器实现逻辑函数②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。2、用二进制译码器实现码制变换十进制码8421码十进制码

余3码8421码余3码十进制码十进制码2421码8421码十进制码

2421码*3、数码显示电路的动态灭零3.4数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。3.4.14选1数据选择器数据选择器也称多路开关，在地址信号的控制下,从多路数据中选择一路作为输出。逻辑图集成双4选1数据选择器74LS153选通控制端S为低电平有效：S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。3.4.2集成8选1数据选择器74LS15174LS151的真值表数据选择器的扩展八选一数据选择器74151传输线多路信号的分时传送数据选择器的主要特点：（1）具有标准与或表达式的形式。（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。3.4.3用数据选择器实现组合逻辑函数基本步骤确定数据选择器确定地址变量

2

1n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数

1选用74LS153

274LS153有两个地址变量。求Di

3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：

3画连线图

4

4求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C求Di的方法（3）图形法D0D1D3D2（4）简化图形法

CD

AB

00

01

11

10

00

1

0

1

0

01

1

1

0

0

11

1

1

0

0

10

0

1

1

1

用数据选择器实现函数：例①选用8选1数据选择器74LS151②设A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④画连线图3.5加法器和比较器3.5.1加法器3.5.2比较器一、半加器3.5.1加法器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位

1011－－A3A2A1A0+0101－－B3B2B1B010000－C4S3S2S1S0二、全加器考虑低位来的进位，对两个1位二进制数进行相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci：低位来的进位，Si：本位的和，

Ci＋1：向高位的进位。全加器的逻辑图和逻辑符号实现多位二进制数相加的电路称为加法器。1、串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。三、多位加法器2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器16位加法器的级联集成二进制4位超前进位加法器用来比较两个二进制数大小的逻辑电路称为数值比较器，简称比较器。设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。3.5.2比较器一、1位数值比较器LMG逻辑表达式逻辑图3.6用中规模集成电路（MSI）设计组合逻辑电路

3.6.1译码器实现组合逻辑函数

产生多输出逻辑函数一般用译码器、ROM、PLA等。产生单输出逻辑函数可用数据选择器。输出与输入在数值上仅差一个常数或二进制码之间变换，用加法器较好。用n输入变量的译码器可实现任意的n变量逻辑函数。 用译码器实现函数时，应先将函数写成最小项之和的形式，将输入变量加到译码器输入端，然后将对应函数中最小项的输出用与非门或或门组合起来，门的输出就是要实现的逻辑函数。

例1用74LS138产生一组多输出逻辑函数

解：3.6.2数据选择器实现组合逻辑函数例2用74LS151实现逻辑函数F(A,B,C)=AB+AC+BCABC01000111101111解：借助真值表或卡诺图，得到逻辑函数的最小项之和的形式：F(A,B,C)=AB+AC+BC＝m3+m5+m6+m7例3用74LS151实现函数解：将逻辑变量D分离出来，作出逻辑函数F引入变量卡诺图（下图（a）），将逻辑变量A、B、C接到地址输入，各数据输入端按卡诺图示接变量D或1及0。3.6.3用全加器产生组合逻辑函数例4设计一个把余三码转换成8421BCD码的码组转换器。用四位加法器实现该逻辑要求。解:8421BCD比余三码代表的二进制数少3，可将余三码加3的补码1100+1，其结果就是8421BCD码。4.2同步RS触发器4.4边沿触发器4.5触发器逻辑功能的转换4.3主从触发器4.1基本RS触发器第４章触发器第4章触发器教学要求掌握：RS、JK、D、T、T’触发器的逻辑功能；边沿触发器的触发特点。

理解：触发器逻辑功能的转换。了解：主从触发器的触发特点；基本RS、同步RS触发器的工作原理。

触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS＝0JK触发器：Qn+1=JQn+KQnD触发器：Qn+1=DT触发器：Qn+1=TQn+TQnT＇触发器：Qn+1=Qn

同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，4.1基本RS触发器次态Qn+1的卡诺图特性方程触发器的特性方程:

触发器次态Qn+1与输入及现态Qn之间的逻辑关系式。状态图01×1/1×/10/01/RS波形图反映触发器输入信号取值和状态之间对应关系的图形。RSQQ置1置0置1置1置1保持不允许状态图波形图D触发器:在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的数字电路。二、D触发器特性表JK=00时不变JK=01时置0JK=10时置1JK=11时翻转三、JK触发器状态图波形图JK触发器:在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的数字电路。空翻波形图空翻现象：就是在CP=1期间，触发器的输出状态翻转两次或两次以上的现象。同步JK触发器的空翻现象如图所示，第一个CP=1期间Q状态变化的情况。主从JK触发器的一次变化现象4.4.2维持阻塞D触发器（a）逻辑电路（b）逻辑符号上升沿时刻有效

4.4.3T触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。特性表逻辑符号状态图时序图

4.4.4T’触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。特性方程：逻辑符号状态图时序图4.5触发器逻辑功能的转换转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：令已有触发器和待求触发器的特性方程相等，求出转换逻辑。1.JK触发器→T触发器2.JK触发器→T＇触发器5.D触发器→T触发器6.D触发器→T＇触发器3.JK触发器→D触发器4.JK触发器→RS触发器7.D触发器→JK触发器8.D触发器→RS触发器9.RS触发器→T触发器10.RS触发器→T＇触发器11.RS触发器→JK触发器12.RS触发器→D触发器5.1概述5.2同步计数器5.3异步计数器5.4寄存器5.6时序逻辑电路的设计第5章时序逻辑电路掌握:

时序逻辑电路（计数器、寄存器、顺序脉冲发生器）的分析方法；集成计数器构成N进制计数器的方法；同步时序电路的设计方法。了解：异步计数器的设计方法。教学基本要求5.1概述5.1.1时序电路的特点组合逻辑电路存储器XYWL时序电路在任何时刻的稳定输出（次态），不仅与该时刻的输入信号有关，而且还与电路原来的状态（现态）有关。5.1.2时序电路的分析方法二、时序电路的基本分析方法方法一写方程列状态方程计算画状态图或时序图方法二写方程列触发器变态条件画时序图时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图等6种方式表示，这些表示方法在本质上是相同的，可以互相转换。一、时序电路功能描述方法电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能1235同步时序逻辑电路的分析方法一、基本分析步骤：计算4例1时钟方程：输出方程：同步时序电路的时钟方程可省去不写。驱动方程：1写方程式二、分析举例：2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表000001010011100101110111001011101111000010100110000011004画状态图、时序图状态图5电路功能时序图有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。例异步时序电路，时钟方程：驱动方程：1写方程式异步时序逻辑电路的分析方法2求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图5.2同步计数器5.2.1计数器的分类5.2.3同步N进制计数器5.2.2同步2进制计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器二进制计数器N进制计数器······5.2.1计数器的分类5.2.2同步2进制计数器一、同步2进制加法计数器1、电路组成2、电路分析1）列方程：74161（T4161）计数器功能表:保持保持XXXXX011计数2进制加计数XXXX111置数D3D2D1D0D3D2D1D0X01置零00000XXXXXXX0说明CQ3Q2Q1Q0D3D2D1D0CPS1S2LDRS1S2逻辑功能示意图S1S2S1S2同步8位二进制计数器例用74161构成8位2进制计数器计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。4位集成同步二进制加法计数器74LS161①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。CPT·CPp·CPTCPp·用74LS161构成十二进制计数器将状态1100反馈到清零端将状态1011反馈到置数端由集成计数器构成N进制计数器方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。

例2利用74161的异步清零或同步置数功能构成N<16的N进制计数器。

1）利用异步清零构成10进制计数器：10＝（1010）2状态产生；S1S2

2）利用同步置数功能构成N进制计数器（1）复位法（构成10进制）

S1S211CP

12345678910

(2)置位法（设M为最大值，N为进制）

置入最小值法S7

S0S1S2S3S4S5S6S8S9S10S11S12

S13S14S15例用74161

构成6进制计数器。（置入最小值法）

置入最大值构成10进制：构成6进制：构成的逻辑电路如图示。11114161(a)置入最小值(b)置入最大值图5.6.224161采用置位法构成的6进制计数器

注图(b)实际应按下面给定连接，否则计数器将始终处于1111状态.三个触发器均在CP下降沿触发。

5.2.3同步N进制计数器

N≠2n

1.5进制计数器2.同步10进制计数器驱动方程变态条件000010000100110000101010111011100001100100003.N进制技术计数器的自启动问题有效状态:电路使用的状态；有效循环：有效状态形成的循环0000000100100011010010011000011101100101111011111101110010101011无效状态：没有使用的状态为无效状态。自启动：无效状态在有限个脉冲作用下，自动进入有效状态。推导状态方程：检查能否自启动：１）将无效状态作为初始状态代入状态方程计算次态。２）变态条件：0000000100100011010010011000011101100101111011001010111110111101同步10进制计数器完整的状态图4.同步10进制集成计数器T4160（74160）S1S274160保持保持XXXXX011计数10进制加计数XXXX111置数D3D2D1D0D3D2D1D0X01置零00000XXXXXXX0说明CQ3Q2Q1Q0D3D2D1D0CPS1S2LDRT4160计数器功能表:具有“异步清0”、“同步置数”功能的一位十进制计数器（N=10），输出为4位8421BCD码。S1S2S1S2右图为用两片74160构成的60秒计时电路的电路图。74160可用74161构成N进制计数器的方法构成小于10的任意进制计数器。5.3异步计数器

5.3.1异步二进制计数器

1.加法计数器

变态条件:由T’触发器构成：J=K=1。

2.减法计数器下降沿触发上升沿触发加法Qi-1---CPiQi-1---CPi减法Qi-1---CPiQi-1---CPi异步二进制计数器集成异步2-5-10进制计数器742901）异步置0

：

2）异步置9

：

3）计数：

a）2进制:

c）10进制计数：

b）5进制计数：

例:用74290构成1000进制计数器:CP百位十位个位本级的高位输出端直接连接更高级的CP端。计数器容量的扩展5.4寄存器5.4.1数码寄存器1.两拍接受方式特点：先清0后置数，并行输入、并行输出。AB清0置数定义：寄存二进制数码的电路。分类：数码寄存器，移位寄存器，移位寄存器型计数器.

2.单拍接受方式特点：清0和置数同时进行，并行输入、并行输出。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。并行输出并行输入5.4.2移位寄存器移位寄存器：具有寄存代码和移位功能的电路。1.4位右移移位寄存器并行输出2.4位左移移位寄存器并行输出3.集成双向移位寄存器74LS1943.集成双向移位寄存器74LS1941.环形计数器结构特点即将输出Q0接到输入端D3。工作原理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环右移移位一个1，也可以循环右移移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端，将依次出现矩形脉冲。

5.4.3移位寄存器型计数器定义：移位寄存器的输出以一定方式反馈到串行数码输入端。状态方程不能自启动的4位右移环形计数器有效循环1000010000100001无效循环110111100111101111000110001110010101000011111010状态图能自启动的4位环形计数器状态图状态方程

计数长度：N=n

循环移位一个“1”或“0”2.扭环形计数器结构特点状态图不能自启动&&能自启动的扭环形计数器:

计数长度：N=2n5.5顺序脉冲发生器例：异步3位二进制计数器3/8线译码器构成的顺序脉冲发生器的时序图。窄脉冲是由于计数器中各触发器不能同时翻转，使译码器的输入发生竞争而产生冒险。时间顺序有先有后的脉冲,叫做顺序脉冲。产生顺序脉冲的电路，叫顺序脉冲发生器。顺序脉冲发生器由计数器和译码器构成。时序图译码器电路图计数器一、计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。二、移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。时序图设计要求原始状态图状态化简画逻辑电路图检查电路能否自启动1246时序电路的设计步骤：选触发器，求、输出、状态、驱动方程5状态编码3化简

5.6.1同步时序电路的设计

例5-2设计一个同步6进制计数器。/0/0原始状态图

代码状态图解：

1逻辑抽象画原始状态图：

C表示进位输出，S0、S1、…、S5

表示在计数脉冲CP作用下的六个状态。

2状态编码，画代码状态图：1）由2n>N=6，确定触发器数n=3；选用JK触发器；

2）状态编码：S0=000、S1=100、S2=110、S3=111、S4=011、S5=001，010、101作任意项。

3）画代码状态图：C--进位卡诺图

3求输出方程、驱动方程

/C1）输出方程：次态卡诺图2）驱动方程求驱动方程：JK触发器的特性方程：将卡诺图分为两部分，然后化简。分解卡诺图：4检查能否自启动将010、101两个无效状态代入状态方程和输出方程，算出次态和输出，结果如右图。电路不能自启动。5实现自启动的方法1)修改无效状态的次态110110修改后的状态方程：驱动方程：输出方程：JK触发器的特性方程：5实现自启动的方法

2）重新选择编码方案选择8421编码，代码图如图示。输出方程：状态方程：电路能自启动。无效状态转换：

110111000JK触发器的特性方程：驱动方程：6画逻辑图：(8421编码)驱动方程：输出方程：&C例5-3设计一个可控同步加法计数器，当控制信号X=1时为5进制，X=0时为3进制。X

000001010X

100011解：1建立原始状态图2画代码状态图1)状态编码:n=3和52)画代码状态图3)选JＫ触发器

3.1输出方程：

000001010X

100011C2C1

3.2状态方程：

000001010X

100011

4

检查自启动没有无效状态，电路能自启动。

5驱动方程

JK触发器特性方程6画逻辑图设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输入Y 000000001000110例1建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。

例5-4设计一个串行数据检测器,当连续输入信号110时,输出为1,否则为0。

解：1.建立原始状态图

X--输入

Y--输出。

S0—初态

S1—输入1个1S2---输入2个1S3---输入2个1后再输入1个03状态编码，画代码状态图2状态化简S0和S3在相同的输入下产生相同的输出，S0和S3等价。S0—00S1—01S2---104求输出方程，状态方程5自启动11000/111101/06驱动方程7逻辑图例1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状态方程比较，得驱动方程：电路图5检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电路图5检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。驱动方程：第六章大规模集成电路6.1顺序存取存储器（SAM）6.2随机存取存储器（RAM）6.3只读存储器（ROM）6.4可编程逻辑器件（PLD）掌握：用ROM、PLA构成组合逻辑函数的方法；RAM的字位扩展。了解:

顺序存取存储器（SAM）；随机存取存储器（RAM）；只读存储器（ROM）；可编逻辑阵列（PLA）的结构及工作原理。教学基本要求

6.2随机存取存储器

(RAM--RandomAccessMemory)组成：由地址译码器、存储矩阵、读写控制电路、片选控制器、输出缓冲器组成。存储器的容量：存储矩阵中所含存储单元的个数。例如：某存储矩阵有32行、32列，则存储器的容量为3232=1024个单元，即1K。

RAM根据地址译码方式的不同，分单地址结构和双地址结构。

N=2n1.单地址结构

图6.2.3为

N字

K位单地址寻址的RAM,

有NK(2nK)个单元，可以存放N个K位信息字.

2.双地址结构有两个译码器，行译码器X和列译码器Y。

6.2.3RAM的扩展

RAM的扩展分为字扩展和位扩展两种。

1.位扩展

例10241位RAM构成10244位RAM.

所需片数

=总容量/每片容量

=4各片并联各片并联并联

2.字扩展

例10241位RAM构成10244字1位RAM.

所需片数=4

加片选译码器

1）输出端数N=4(总字数/每片的字数)