第6章-时序逻辑电路

第6章时序逻辑电路6.1概述6.2时序逻辑电路的分析6.3寄存器和移位寄存器6.4计数器6.5*

同步时序逻辑电路的设计第6章时序逻辑电路本章学习目的和要求：1．了解时序逻辑电路的特点。2．掌握时序逻辑电路的描述方式。3．掌握同步、异步时序逻辑电路的分析方法。4．掌握常用时序逻辑电路——计数器、寄存器、移位寄存器的逻辑功能、应用。5．了解同步时序逻辑电路的设计方法。6.1概述第6章时序逻辑电路

时序逻辑电路任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。6.1.1.时序逻辑电路的特点与结构

（1）时序逻辑电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能。存储电路通常由触发器组成。（2）时序逻辑电路存在反馈，因而电路的工作状态与时间因素有关，即电路的输出由电路的输入和电路原来的状态共同决定。组合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。时序逻辑电路的结构框图输出方程(组)

O＝f1(I，S)(3)状态方程(组)Sn+1＝f3(E，Sn)激励(驱动)方程(组)

E＝f2(I，S)6.1.2时序逻辑电路的分类(1)同步时序电路存储电路中所有触发器的时钟输入端都接于同一个时钟脉冲源，因而所有触发器状态的变化都是在同一时钟信号作用下同时发生的，时钟脉冲在电路中起到同步作用。

(2)异步时序电路各触发器没有统一的时钟脉冲，触发器的状态变化不是同时发生的。1.按时钟信号的连接方式分：

2.按输出信号的特点分：

(1)米利（Mealy）型输出信号不仅取决于存储单元电路的状态，而且与输入信号有关；

(2)穆尔型输出信号仅取决于存储单元电路的状态。3.按按照功能、用途分：有寄存器、计数（分频）器、顺序（序列）脉冲发生器、顺序脉冲检测器、码组变换器等。

6.1.3时序逻辑电路功能的描述方法时序逻辑电路用方程组、状态表、状态图和时序图来描述。1.逻辑方程组(1).输出方程(组)：(2).激励方程(组)：(3).状态方程(组)：

把现态作为输入变量，把次态作为输出变量处理，因此输入变量为Qn1、Qn0和A，输出变量为Q1

n+1、Q0n+1和Y。因该表反映了触发器从现态到次态的转换，故称状态转换真值表。2状态表001010100001010101000100010101010011001100001111YA3.状态图4.时序图

以上四种描述同步时序逻辑电路功能的方法，各有特点，实质相同，且可相互转换，它们都是同步时序逻辑电路分析和设计的主要工具。

同步时序电路的所有触发器的时钟输入端都接在同一个时钟脉冲源上，且它们对时钟脉冲的敏感沿也都一致，所有触发器的状态在同一时刻更新，其输出状态变换的时间不存在差异或差异极小。在时钟脉冲两次作用的间隔期间，也不会改变个触发器的输出状态，故很少发生输出不稳定的现象。目前较复杂的时序电路广泛采用同步时序电路结构。异步时序电路则没有统一的时钟脉冲同步。6.2时序逻辑电路的分析6.2.1同步时序逻辑电路的分析方法6.2.2异步时序逻辑电路的分析方法6.2.1同步时序逻辑电路的分析方法1.同步时序逻辑电路分析的一般步骤

（1）了解电路组成：电路输入、输出信号、触发器等。（2）根据给定的时序电路图，写出下列各逻辑方程式。①写出输出方程组。②写出激励方程组。③将激励方程代入相应触发器的特性方程，得到每个触发器的状态方程，从而组成状态方程组。（3）根据状态方程组和输出方程组，列出电路的状态表，画出状态图或时序图。（4）根据上述分析结果，用文字描述给定同步时序电路的逻辑功能。2.同步时序逻辑电路的分析举例例6.2.1

试分析下图所示同步时序电路的逻辑功能。解：(1)了解电路组成。电路是由两个T触发器和两个与门组成的同步时序电路。(2)根据电路列出三个方程组输出方程组：

Y=AQ1Q0

激励方程组:T0=A T1=AQ0

代入T触发器的特性方程：

状态方程组：

是可控二进制计数器。当A=0时，停止计数；A=1时，在CP上升沿到来电路状态值加1，计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可当作进位信号来处理。（3）列出状态表(4)画出状态图(5)画出时序图(6)逻辑功能分析例6.2.2

分析如图所示的时序电路的逻辑功能。写出电路的驱动方程、状态方程和输出方程，计算出状态转换表，画出状态转换图，说明电路能否自启动。解：

(1)电路是由两个下降沿触发的JK触发器、1个异或门、1个非门与3个与非门组成的同步时序电路。(2)列方程组输出方程组:

激励方程组:代入触发器的特性方程得状态方程

:

（3）列状态表(4)画出状态图(5)逻辑功能分析

当A=0时,其状态变化为00→01→10→11→00→01，作二进制加法计数器;

当A=1时,其状态变化为11→10→01→00→11，作二进制减法计数器。因此该电路是一个可逆的二进制计数器，且可以自启动。例6.2.3

分析如图所示同步时序电路。解：(1)电路组成电路是由两个下降沿触发的JK触发器、一个异或门、一个与门组成的同步时序电路。(2)根据电路列方程组：输出方程Y=

激励方程组:J1=K1=1,J2=K2=X

Q1

状态方程组：(3)列状态表(4)画出状态图(5)画出时序图(6)逻辑功能分析

当X=0时，为四进制加计数器。当X=1时，为四进制减计数器，加计数时，可以利用Y信号的下降沿触发进位操作，在减计数时则可用Y信号的上升沿触发借位操作。例6.2.4

分析如图所示同步时序电路。解：(1)电路组成。电路是由三个JK触发器和一个与门组成的同步时序电路，该电路没有输入信号。(2)列方程组：输出方程组:激励方程组:状态方程组：（3）列状态表(4)画出状态图(5)画出时序图(6)逻辑功能分析

电路的有效状态是3位循环码。当状态从100转换为000时，输出信号Y输出一个高电平，故该电路的功能为同步5进制加法计数器。米利型电路模型穆尔型电路模型（1）写出下列各逻辑方程式：①时钟方程②触发器的激励方程③输出方程④状态方程（2）列出状态转换表或画出状态图和波形图；（3）确定电路的逻辑功能。6.2.2异步时序逻辑电路的分析方法1.异步时序逻辑电路分析的一般步骤1）分析状态转换时必须考虑各触发器的时钟信号作用情况。2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定。但要注意两点：2.异步时序逻辑电路的分析举例例6.2.5

试分析如图所示逻辑电路。解：电路中的两触发器未共用时钟信号，故该电路属于异步时序电路。(1)写逻辑方程组①时钟方程

CP0=CP,CP1=Q0(均为上升沿有效)②输出方程 ③激励方程 ④求状态方程：需要考虑各触发器时钟信号CPn的作用。(CP上升沿有效)(Q0上升沿有效)

该电路共有4个状态00、01、10、11，在时钟脉冲作用下，按减1循环变化，是个4进制减法计数器，Y是借位信号。因此不存在自启动问题。

(2)列状态表(3)画状态图、波形图（4）逻辑功能分析解：该电路由三个下降沿触发的T’触发器构成的异步时序电路。只要相应触发器的时钟输入端出现一次从1到0的跳变，其状态就会翻转一次。(1)列逻辑方程组：①列时钟方程：

②输出方程

：Q2、Q1、Q0为三个输出信号例6.2.6

试分析如图所示逻辑电路。

电路是个异步五进制加计数电路。该电路进入无效状态后，经一个时钟上升沿即能进入有效状态，故该电路具有自启动能力。

③求状态方程：(3)画状态图(2)列状态表（4）逻辑功能分析(1)列逻辑方程组①时钟方程：CLK0=CLK,CLK1=Q0,CLK2=Q1,CLK3=Q0②输出方程：

C=Q0Q3

③激励方程：J0=K0=1,J1=K1=1,J2=K2=1，K3=1④

求状态方程：例6.2.7

试分析如图所示逻辑电路（触发器和门电路均为TTL电路），画出电路的状态图。解：该电路由4个JK触发器构成异步时序电路。下降沿时,CLK=1!!

电路是一个异步十进制加计数电路，具有自启动功能。(2)列状态表(3)画状态图（4）逻辑功能分析CLKCLK3CLK2CLK1CLK0

寄存器是数字系统和计算机系统中用于存储二进制代码等运算数据的一种逻辑器件。通常称仅有并行输入、输出数据功能的寄存器为锁存器，称具有串行输入、输出数据功能的，或者同时具有串行和并行输入、输出数据功能的寄存器为移位寄存器。6.3寄存器和移位寄存器6.3.1寄存器6.3.2移位寄存器6.3.3移位寄存器的应用

寄存器实际上是若干触发器的集合。对寄存器中使用的触发器只要求有置1、置0的功能，都能构成寄存器。6.3.1寄存器1.二拍接收4位数据寄存器

当清0端为逻辑1时，接收端为逻辑0时，寄存器保持原来状态。

当要把数据存入时：第一拍，清0；

第二拍，将要保存的数据D3D2D1D0送数据输入端,再送接收信号（一个正向脉冲）。

当接收端CP为逻辑0时，寄存器保持原来状态。当需要把4位二进制数据存入数据寄存器时，单拍即能完成，无需先进行清0。即CP上升沿数据存入寄存器。2.单拍接收4位数据寄存器3.集成寄存器集成寄存器74LSl75的逻辑电路集成寄存器74HC374电路集成寄存器74HC374的功能表6.3.2移位寄存器

为了处理数据，需要将寄存器中的各位数据在移位控制信号作用下，依次向高位或低位移动1位。具有移位功能的寄存器称为移位寄存器。因此移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。

移位寄存器的逻辑结构：（1）移位寄存器是由相同的寄存单元所组成。（2）所有寄存单元共用一个时钟。在公共时钟的作用下，各个寄存单元的工作是同步的。每输入一个时钟脉冲，寄存器的数据就顺序向左或向右移动一位。据移位寄存器存入数据的移动方向，又分为单向移位寄存器和双向移位寄存器。单向移位寄存器可分为左移寄存器和右移寄存器。同时具有右移和左移存入数据功能的寄存器称为双向移位寄存器。移位寄存器根据输出方式的不同，有串行输出移位寄存器和并行输出移位寄存器。1.单向移位寄存器串行输入串行输出并行输出（1）工作原理激励方程为：D0=DSI,D1=Q0n,D2=Q1n,D3=Q2n状态方程为：

当CP上升沿同时作用于所有触发器时，它们输入端的状态都未改变。于是，FF0按DSI原来的状态翻转，FF1按Q0原来的状态翻转，FF2按Q1原来的状态翻转，FF3按Q2原来的状态翻转，总的效果是寄存器的代码依次右移一位。

移位寄存器的状态表CPQ0Q1Q2Q3之前1234ⅹⅹⅹⅹD3ⅹⅹⅹD2D3ⅹⅹD1D2D3ⅹD0D1D2D38位移位寄存器74HC/HCT164的内部逻辑图

单向移位寄存器的特点：①单向移位寄存器中的数码，在CP脉冲作用下，可以依次右移或左移。②n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可以从Q0~Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。③若串行输入端状态为0，n个CP脉冲后，寄存器便被清0。（2）典型集成电路串行输入并行输出串行输出2.双向移位寄存器多功能移位寄存器工作模式简图实现多功能双向移位寄存器的一种方案（1）电路原理实现多功能双向移位寄存器的一种方案（2）典型集成电路74HC/HCT194内部逻辑图74HC/HCT194的逻辑功能表6.3.3移位寄存器的应用

移位寄存器可构成移位寄存器型计数器、顺序脉冲发生器和串行累加器，也可用作数据转换，把串行数据转换为并行数据，或把并行数据转换为串行数据等。1.功能扩展例6.3.1

试用74LS194接成8位双向移位寄存器。解：

Q3输出与另一片的右移串行输入DIR相连，而将另一片的Q0输出与该片的左移串行输入DIL相连，同时将两片74LS194的S0、S1、CP和端分别并接。2.实现数据的串行、并行相互转换例6.3.2

用74LS194双向移位寄存器实现七位串行/并行转换功能。

串行输入的数据，经过转换电路之后变成并行输出。解：串行输入右移工作模式。Q7是转换结束标志。当Q7=1时，S1为0，使之成为S1S0=01的串入右移工作方式。当Q7=0时，S1为1，有S1S0=11，则串行送数结束，标志着串行输入的数据已转换成为并行输出了，由Q0～Q6作为并行输出端。

两片74LS194的S0、S1、CP和端分别并接。电路中S0端接高电平1，S1受Q7控制，两片寄存器连接成3.用74LS194构成环形计数器

有时要求在移位过程中数据不要丢失，仍然保持在寄存器中。只要把移位寄存器最高位的输出接至最低位的输入端，或将最低位的输出接至最高位的输入端，这种移位寄存器称为循环移位寄存器。它也可以作为计数器用，因此又称为环行计数器，让移位寄存器工作在右移状态。此后不断输入时钟脉冲，存入移位寄存器的数据将不断地循环右移，电路的状态循环变化的次序是：

1000→0100→0010→0001→1000……

先将S1置高电平，将移位寄存器预先存入某一数据，比如D0D1D2D3=1000，加入一个时钟CP后，移位寄存器的状态为Q0Q1Q2Q3=1000，即为环形计数器的初始状态，然后置S1为低电平，

如果取1000、0100、0010和0001所组成的状态循环为有效循环，那么还存在着其他的几种无效循环。而且，一旦脱离有效循环之后，电路将不会自动返回到有效循环中去。能自启动的环形计数器有效循环4.用74LS194构成扭环形计数器不能自启动的扭环形计数器能够自启动的扭环形计数器

用n位移位寄存器构成的扭环形计数器可以得到含有2n个有效状态的循环，状态利用率比环形计数器提高了一倍。6.4计数器6.4.1异步计数器6.4.2同步计数器6.4.4利用计数器的级联获得大容量N进制计数器6.4.3集成计数器

计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算。

按计数器脉冲输入方式分为同步和异步计数器；按进位体制分为二进制、十进制和任意进制计数器；按逻辑功能分为加法、减法和可逆计数器；按计数容量又可分为十进制、十六进制、六十进制计数器等等。计数器的容量也称为模，模数等于其状态数。6.4.1异步计数器异步计数器中，触发器的翻转有先有后，不同时翻转。1.异步二进制计数器4位异步二进制加计数器逻辑图(1)工作原理CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+!Q0n+!↓0↓1↓2↓3↓4↓5↓6↓7↓8↓9↓10↓11↓12↓13↓14↓15000000010010001101000101011001111000100110101011110011011110111100010010001101000101011001111000100110101011110011011110111100004位异步二进制加计数器状态转换表结论:计数器的功能,不仅可以计数也可作为分频器。4位异步二进制加计数器时序图4位异步二进制减计数器逻辑图4位异步二进制减计数器时序图如考虑每个触发器都有1tpd的延时，电路会出现何问题？异步计数脉冲的最小周期Tmin=ntpd。（n为位数）

(2)典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。MR为清零端,高电平有效。74HC/HCT393的逻辑符号4位二-十进制编码总共有16个状态，必须去掉其中的6个状态。去掉哪6个状态，有不同的选择。这里去掉1010～1111这6个状态，即采用8421BCD码的编码方式来表示一位十进制数。2.异步十进制计数器

异步十进制计数器逻辑图(1)电路原理

异步十进制计数器逻辑图

电路中FF0始终处于计数状态，Q0同时触发FF1和FF3，反馈到J1，Q2Q1作为J3端信号。

由逻辑图可知，在FF3翻转以前，即从状态0000到0111为止，各触发器翻转情况与异步二进制加计数器相同。第8个脉冲输入后，4个触发器状态为1000，此时=0，使下一个FF0来的下降沿不能是FF1翻转。因此在第10个脉冲输入后，触发器的状态由1001变为0000，(2)集成异步二-五-十进制计数器74HC/HCT39074HC/HCT390中集成了两个十进制计数器，上图所示是其中一个计数器的逻辑图。为了应用灵活，除清零端CR外，二进制计数器和五进制计数器的输入端、输出端均是独立引出的。（1）接计数脉冲信号，将Q0与相连。（2）接计数脉冲信号，将Q3与相连。试分析它们的逻辑输出状态。

按（1）方式连接，计数脉冲先二分频，后五分频。从0000状态开始，依次分析，得到的状态表如左半边所示，Q3、Q2、Q1、Q0输出8421BCD码。

按（2）方式连接，计数脉冲先五分频，后二分频。得到的状态表如表右半边所示，Q0的权值等于5，这种编码为5421BCD码。解：6.4.2同步计数器

时钟脉冲同时作用于各个触发器，克服了异步计数器所遇到的触发器逐级延迟问题，大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰；但如果同步计数器级数增加，就会使得计数脉冲的负载加重。1.同步二进制加计数器4位二进制计数器的状态表

由表可知，Q0在每个CP都翻转一次，FF0可采用T=1的T触发器；Q1仅在Q0=1后的下一个CP到来时翻转，FF1可采用T=Q0的T触发器；Q2仅在Q0=Q1=1后的下一个CP到来时翻转，FF2可采用T=Q0Q1的T触发器；Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转，FF3可采用T=Q0Q1Q2的T触发器。4位二进制计数器的状态表

通过以上分析，可得到N位二进制计数器第i位T触发器激励方程的一般化表达式：4位同步二进制加计数器

状态转换图 4位同步二进制加计数器74161逻辑符号C=ETQ3Q2Q1Q0为进位信号则：

Q3Q2Q1Q0＝0则Q3Q2Q1Q0＝D3D2D1D0异步清零,即=0同步并行预置数据：4位同步二进制加计数器74161的逻辑功能表D3D2D1D0D3D2D1D0D3D2D1D0Q3Q2Q1Q02.同步二进制减计数器3.同步二进制可逆计数器单时钟同步十六进制可逆计数器74LS19174191的功能表0111LD预置×100S使能××01U/D加/减控制××↑↑CP时钟d3d2d1d0×

×

×

××

×

×

××

×

×

×D3D2D1D0预置数据输入d3d2d1d0保

持计

数计

数Q3Q2Q1Q0输

出工作模式异步置数数据保持加法计数减法计数74LS191：异步预置数，单时钟十六进制加/减可逆计数器。C/B是进位/借位信号输出端，CPO是串行时钟输出端。当计数器作加法计数（=0），且，C/B=1，有进位输出，则在下一个CPI上升沿到达前CPO端输出一个负脉冲。同样当计数器作减法计数（=1）且,C/B=1，有借位输出，同样也在下一个CPI上升沿到达前CPO端输出一个负脉冲。4.同步十进制计数器图6.4.15同步十进制加计数器激励方程：状态方程：输出方程：同步十进制加计数器的状态图

将图6.4.15所示的加法计数器和图6.4.16减法计数器的控制电路合并，再通过一根加/减控制线选择加法计数还是减法计数，就得到了同步十进制可逆计数器。单时钟同步十进制可逆计数器74LS190就是在此基础上又增加了附加控制端。其输入、输出端的功能及用法与74LS191的用法完全相同，功能表也与之相同，所不同的就是计数长度不同，74LS191为十六进制计数器而74LS190为十进制计数器。图6.4.16同步十进制减计数器5.同步十进制可逆计数器6.4.3集成计数器1.异步二—五—十进制计数器74LS29074LS290的逻辑图和逻辑符号74LS290功能表

以CP0为计数输入端、Q0为输出端，则得到二进制计数器；若以CP1为计数输入端、Q3Q2Q1为输出端，则得到五进制计数器；若将CP1与Q0相连，同时以CP0为计数输入端、Q3Q2Q1Q0为输出端，则得到十进制计数器。故称为二—五—十进制计数器。另外，若以CP1为计数输入端，以Q3Q2Q1构成五进制计数器，同时Q3接至CP0端。当Q3Q2Q1由100变到000时，即CP0由1变为0，Q0实现二进制计数器，因此实现的5421码计数，输出自高位到低位的顺序为Q0Q3Q2Q1，对应的权值分别为5、4、2、1。2.同步二进制加计数器74LVC16174LVC161逻辑图集成同步二进制加计数器74LVC161的功能表3.同步十进制加计数器7416074160逻辑符号74160的功能表6.4.4用计数器级联获得大容量N进制计数器

今有M进制集成计数器，而实际需要N进制计数器：分为N<M和N>M两种情况。若N<M，则只需一片M进制计数器；如N>M，则需要多片M进制计数器连接而成。（1）反馈清零法1.N<M,用一片集成计数器(2)反馈置数法0111→1000→1001→1010→10111111←1110←1101←11000110→0111→1000→1001→10101110←1101←1100←1011解：N=40，M1=10，M2=4，可以将两个芯片按串行进位和并行进位两种方式连接成四十进制计数器。2.N>M,用多片集成计数器（1）串行进位方式和并行进位方式例6.4.3

分别用并行进位和串行进位方式将两片同步十进制计数器74160接成四十进制计数器。并行进位方式接成的四十进制计数器（2）整体置零和整体置数方式

将两片M进制计数器按最简单的方式接成一个大于N进制的计数器（例如M·M），且把这个整体看成是一个计数器，再利用置零与置数方法进行整体置零或整体置数。对于整体置零法是在计数器计为N状态时译码出异步置零信号，将两片M进制计数器同时置零。而对于整体置数法是在选定的某一个状态下译码出预置数控制信号，将两个M进制计数器同时置入初始值，跳过多余的状态，获得N进制计数器。例6.4.4

试分别用整体置零法和整体置数法将两片同步十进制计数器74160接成四十七进制计数器。解：

整体清零法接成的四十七进制计数器

整体置数法接成的四十七进制计数器

6.5*同步时序逻辑电路的设计6.5.1同步时序逻辑电路的设计方法

同步时序逻辑电路设计是分析的逆过程，是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。所得到的设计电路应力求简单可靠。当选用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少。而当使用中、大规模集成电路时，电路最简的标准则是使用的集成电路数目最少，种类最少，而且互相间的连线也最少。6.5.2同步时序逻辑电路的设计举例6.5.1同步时序逻辑电路的设计方法根据设计要求和给定条件建立原始状态图状态化简状态编码确定触发器类型和个数求出电路驱动方程和输出方程画逻辑图并检查自启动能力

上述步骤是设计同步时序电路的一般化过程，实际设计中并不是每一步都要执行，可根据具体情况简化或省略一些步骤。（1）因为模6计数器要求有6个记忆状态，且逢六进一，所以原始状态图如右图。6.5.2同步时序逻辑电路的设计举例例6.5.1

设计一个模为6的计数器。解：由于电路的状态数、状态转换关系及状态编码等都是明确的，因此设计过程较简单，没有必要拘泥于前面所述的设计步骤。（2）原始状态图已最简。（3）由于状态数为6，因此取状态编码位数为n＝3。假设S0=001，S1=101，S2=100，S3=110，S4=010，S5=011.状态转换表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001状态转换表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001（4）选择触发器类型0×11001×Q2nQ1nQ0nQ2n+11×01100×Q2nQ1nQ0nQ1n+1先求状态方程：0×01111×Q2nQ1nQ0nQ0n+1若选JK触发器：故激励方程为：同理可得：若选RS触发器：根据可得Z=Q1nQ0n

一旦进入000态或进入111态,电路不能自动进入正常循环态,该电路不能自启动。状态转换表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001（5）检查自启动特性

将状态图修改成下图便能自启动：今选D触发器则激励方程为：状态转换表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001

修改以后D触发器的激励方程和电路输出方程1×01100×Q2nQ1nQ0nQ1n+1例6.5.3设计一个脉冲序列检测电路。脉冲序列是：110。(电路的输入信号A是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Y；要求电路在A信号输入出现110序列时，输出信号Y为