16位加法器设计报告

16位加法器设计报告16位加法器设计报告/16位加法器设计报告v1.0 可编写可改正BrentKung 树构造的 16位加法器的设计仿真及优化1．利用Hspice软件设计详细电路构造BrentKung 树构造加法器设计简介BrentKung 树构造加法器是一种超行进位加法器，即进位提早被计算出来，送给加和电路，减小了进位次序传达的延时，实现此加法器减小了设计的复杂度。提升了设计的效率。详细电路实现需要 4个模块电路设计。数据A和B经过缓冲器输入进来，而后经过进位生成和进位产生电路模块生成 P和G信号。P与G信号经过点操作模块生成相应的进位值，最后加和生成SUM。电路构造采纳动向逻辑构造，逻辑构造由NMOS下拉网络实现，组成PDN的过程和静态 CMOS完整一样，晶体管的数量显然少于静态状况。 动向逻辑同时拥有较快的开关速度。动向逻辑同时在功耗方面有显然的优势。BrentKung 树构造加法器电路设计进位生成和进位流传模块均采纳动向逻辑进行设计， 详细实现公式为Pi=ai+bi，Gi=ai&bi；详细电路实现以下：图1进位流传和进位产生信号的动向实现1v1.0 可编写可改正图中的反相器为对称的， p生成电路的逻辑努力为 2/3，g生成电路的逻辑努力为 1。点计算模块详细生成对应的进位流传和进位产生 Gij 和Pij ；其对应的详细公式为：Gij=Gik+Pik*Gk-1j。采纳动向逻辑减小复杂度详细电路构造以下：图2点模块电路产生信号的动向实现乞降电路利用多米诺实现乞降即利用选择电路实现电路构造，在此电路中乞降的两种条件计算为： Si0为ai与bi的同或，Si1为ai与bi的异或，详细电路构造以下：2v1.0 可编写可改正图5动向逻辑实现和选择电路电路中利用两个时钟，由clk产生clkd是由下边的电路实现的，传输门老是导通，时钟路径的延时能够经过这些器件的尺寸来调整。由于延时一定有一个严格的界线，即第二个门的所有输入一定在clkd的上涨沿以前达成翻转，所以可能需要使 clk进过多个以下的延时电路才能知足时序要求。时钟延时利用反向器的缓冲器和传输门来实现。正向二进制树构造不足以产生所有的进位位，所以 BrentKung树构造采纳了一个反二进制树来实现其他的进位位，这一结构组合中间的结果以产生其他的进位位， BrentKung树构造能够产生所有进位位的表达式。，采纳BrentKung树的构造能够实现正确的16位加法器。详细树构造以下所示：3v1.0 可编写可改正图416位Brent-Kung树构造利用Hspice仿真软件对设计进行详细优化考证在这里选用延时最大的路径进行详细优化，且最长的路径为从输入到输出需要经过最长的延时路径。由详细电路图能够得出S15的和的输出时最长的延时路径，要做详细的优化，不但要考虑详细的点操作的运算过程，还要考虑详细的逻辑扇出的大小。在这里利用组合逻辑优化的原理来优化详细的动向电路设计，即利用路径努力来优化设计，分别求出详细的逻辑努力G、电气努力F以及分支B。则路径总路径努力为H=GBF,由此获得路径延时最小的门努力为 h为 h NH所以使每一门的门努力都等于h能够使路径的总延时最小。并由此能够确立详细的每一级的晶体管尺寸。确立路径中详细的G、F与B，先对快进位流传的逻辑进行优化，在此电路中，加法器的输出为负载为50个大的最小反相器的尺寸，输入为1倍大小的缓冲器输入，则F=50/2=25；此动向的逻辑电路的G=1*1*2/3*1*1*1*2/3*1*4/3*1*1=16/27,路径的分支努力B为48，则由公式能够求得H=25*48*16/27=711，而逻辑链的级数为20则h约为，也就是说每一级的门努力要为能够使路径的延时最小， 并由此再利用h=gf来计算出每一级详细的晶体管的详细尺寸。相同的方法再来算出块产生逻辑链的 F、G与B。由详细的电路图能够得出F=25，G=1*1*1*1*1* *1*2/3*1*4/3*1*1=8/9, 分支努力B为48，则由公式H=GFB得出H约为1067，逻辑链为20，则相同可以由公式得出h约为时路径延时能够最小，由此能够再确立详细的晶4v1.0 可编写可改正体管的尺寸。综上所述，保持管径路径上的每一级的门努力为之间能够使逻辑链的延时最小。在动向逻辑中为了缩短电容充电的时间， 对应的PMOS也要适合的增添详细的晶体管尺寸。详细HSPICE软件仿真优化结果依照详细的计算结果逐一设定详细的晶体管的尺寸，并加入相应的激励文件，当输入的clk时间延缓不适合时，产生的计算结果会出现错误，下列图为延缓不妥时出现了预期和结果不般配的现象。图5 延缓不妥出现了估计和详细结果不符合而后经过对延不时间的详细的调整， 就能够获得结果和预期正确的结果，err文件里不在出现错误。经过优化设计，并经过详细语句计算出了从 clk的50%上涨沿到sum15的降落沿的延时是，详细如图：5v1.0 可编写可改正图6clk到sum15的延时详细优化完的波形显示为下列图：红色是 clk信号，蓝色为SUM15的信号显示。图7clk