《Xilinx FPGA设计基础》课件第1章

第1章绪论1.1逻辑器件概述1.2可编程逻辑器件PLD的发展历程1.3FPGA的特点1.4CPLD/FPGA的基本结构1.5XilinxFPGA产品介绍

1.1逻辑器件概述

众所周知，在数字电子系统领域，存在三种基本的器件类型：存储器、微处理器和逻辑器件。这几种器件具有不同的功能和作用：存储器用来存储信息；微处理器用来执行指令以完成规定的任务；逻辑器件则用来提供数据通信、数据显示、接口通信、时序等一系列控制功能。逻辑器件通常分为两大类——固定逻辑器件和可编程逻辑器件。固定逻辑器件是指为完成一组特定功能而实现的硬连接，其电路是永久性的，一旦制造完成，就无法改变。在整个开发过程中，设计和前期验证工作需要投入大量的“非重发性工程成本”，即NRE(NonRecurrentExpense)。NRE表示固定逻辑器件最终从芯片制造厂制造出来以前客户需要投入的所有成本。这些成本包括工程资源、软件设计工具、用来制造芯片不同金属层的昂贵光刻掩膜组，以及初始原型器件的生产成本。NRE成本可能从数十万美元至数百万美元不等。固定逻辑器件适合批量生产，对有些需要极高性能的应用也是最佳选择。但是，如果客户需求发生了变化，或者器件工作不合适，就必须进行全新的设计开发。可编程逻辑器件(PLD，ProgrammableLogicDevice)是指可通过软件编程修改其逻辑电路、为客户提供具有多种功能的标准部件。设计者利用通用的PLD芯片经计算机编程，实现满足需求的电路系统，形成专用的集成电路芯片。这使得硬件设计变得非常灵活和方便。设计人员通过软件工具快速进行开发、仿真和测试。然后，将设计结果编程到器件中，并立即在实际运行的电路中进行测试。原型中使用的PLD器件与正式生产最终设备时所使用的PLD完全相同。这样就节约了NRE成本，设计周期也比采用定制固定逻辑器件时大大缩短。此外，PLD现在有越来越多的知识产权IP核的支持。用户可利用这些预定义和预测试的软件模块在PLD内迅速实现系统功能。IP核包括从复杂数字信号处理算法和存储器控制器到总线接口和成熟的软件微处理器在内的一切内容。IP核为客户节约了大量时间和费用。否则，用户可能需要数月的时间才能实现这些功能，而且还有可能延迟产品推向市场的

时间。

总体来说，PLD的优势可以概括如下：

(1) PLD在设计过程中为客户提供了更大的灵活性，因为对于PLD来说，重复设计只需要简单地改变编程文件就可以了，而且设计时改变的结果可立即在工作器件中看到。

(2) PLD不需要漫长的前置时间来制造原型或正式产品(PLD器件已经放在分销商的货架上并可随时付运。)

(3) PLD不需要客户支付高昂的NRE成本和购买昂贵的掩膜组。PLD供应商在设计其可编程器件时已经支付了这些成本，并且可通过PLD产品线延续多年的生命期来分摊这些成本。

(4) PLD允许客户在需要时仅订购所需要的数量，从而使客户可以控制库存。

(5) PLD甚至在设备交付客户那儿以后还可以重新编程。事实上，由于有了可编程逻辑器件，现在一些设备制造商正在尝试为已经成型的产品增加新功能或者进行升级。要实现这一点，只需要通过因特网将新的编程文件下载到PLD就可以在系统中创建出新的硬件逻辑。可编程逻辑器件缩短了电子产品制造商的开发周期，帮助人们更快地将产品推向市场。随着PLD供应商继续致力于在可编程逻辑器件中集成更多的功能、降低其成本并提高能够节约时间的IP核心的可用性，可编程逻辑器件将会得到更为广泛的应用。

1.2可编程逻辑器件PLD的发展历程

PLD由两种门阵列构成：与门阵列和或门阵列。由于任意一个组合逻辑都可以用“与—或”表达式来描述，因此PLD能以乘积和的形式完成大量的逻辑功能。根据复杂程度不同，PLD可以分为简单低密度PLD和复杂高密度PLD。根据包含芯片的不同，PLD可分为三种类型：基于可编程只读存储器PROM的PLD、基于可编程阵列逻辑PAL的PLD和基于可编程逻辑阵列PLA的PLD。早期的可编程逻辑器件有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)。这类器件由固定的“与”门阵列和可编程的“或”门阵列构成。PROM采用熔丝工艺编程，电路状态只能改变一次，因此一旦写入内容，就不能擦除和重写。EPROM和EEPROM都是可重复写入的存储器，易于编程，但是价格较高，写入速度较慢。由于结构的限制，这些可编程逻辑器件只能完成简单的数字逻辑功能。可编程阵列逻辑(PAL，ProgrammableArrayLogic)于20世纪70年代出现，它由可编程的“与”门阵列和固定的“或”门阵列构成。PAL采用熔丝编程，双极性工艺制造，器件的工作速度很高。PAL是第一个得到普遍应用的可编程逻辑器件，如PAL16L8。在PAL的基础上，又发展了一种通用阵列逻辑(GAL，GenericArrayLogic)，如GAL16V8,GAL22V10等。GAL采用了EEPROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。可编程逻辑阵列(PLA，ProgrammableLogicArray)也是在20世纪70年代出现的，它的“与”门阵列和“或”门阵列都是可编程的，因而是最灵活的器件。但是由于资源利用率低、价格较贵、编程复杂，因而没有得到广泛的应用。

这些早期的PLD器件都属于简单PLD，虽然其结构简单、设计灵活，对开发软件的要求较低，但其过于简单的结构使它们难以实现复杂的逻辑功能。随着技术的发展，简单PLD在集成度和性能方面的局限性也暴露了出来，其寄存器、I/O引脚、时钟资源的数目有限，没有内部连接。

20世纪80年代中期，Altera公司和Xilinx公司分别推出了类似于PAL结构的扩展型CPLD(ComplexProgrammab1eLogicDevice)和与标准门阵列类似的FPGA(FieldProgrammableGateArray)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。同以往的PAL、GAL等相比较，CPLD／FPGA的规模比较大，它可以替代几十甚至几千块通用IC芯片。这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与其他ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和小批量产品生产之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。在这两类可编程逻辑器件中，CPLD提供的逻辑资源较少，一般来说大约在1000～7000门之间，最高约1万门。常见的CPLD元件有Xilinx公司的XC9500系列和CoolRunner系列，Altera公司的Max5000及Max7000系列等。但是，CPLD提供了非常好的可预测性，因此对于关键产品的控制应用非常理想。而且如XilinxCoolRunner系列，CPLD器件需要的功耗极低，并且价格低廉，从而使其对于成本敏感的、电池供电的便携式应用(如移动电话和数字手持助理)非常理想。CPLD至少包含三种结构：可编程逻辑宏单元、可编程I/O单元和可编程内部连线。部分的CPLD器件还集成了RAM、FIFO或双口RAM等存储器。

FPGA提供了更高的逻辑密度、丰富的特性和更高的性能。现在最新的FPGA器件，如XilinxVirtex系列中的部分器件，可提供八百万“系统门”(相对逻辑密度)。这些先进的器件还提供诸如内建的硬连线处理器(如IBMPowerPC)、大容量存储器、时钟管理系统等特性，并支持多种最新的超快速器件至器件(device-to-device)信号技术。FPGA是作为专用集成电路领域中的一种半定制电路出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。现在，FPGA的应用非常广泛，从数据处理和存储、仪器仪表、电信到数字信号处理等。FPGA一般分为三个部分：可编程逻辑块CLB、可编程I/O模块和可编程内部连线。FPGA内部含有多个独立的CLB，互相可以灵活连接。CLB的功能很强，不仅能够实现逻辑函数，还可以配置成RAM等复杂形式。

CPLD和FPGA两者各有特点。CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20～30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑，因此，CPLD适合于设计译码等复杂组合逻辑。但FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，CPLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于CPLD。所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好的选择。同时CPLD具有上电即可工作的特性，而大部分FPGA需要一个加载过程，所以，如果系统要求可编程逻辑器件上电就能工作，那么就应该选择CPLD。最近几年，可编程逻辑器件技术取得了巨大进步。例如，仅仅数年前，最大规模的FPGA器件也仅仅为数万系统门，工作频率为40MHz，而且价格相对较贵，当时最先进的FPGA器件大约要150美元。然而，今天具有最先进特性的FPGA可提供百万门级的逻辑容量、工作频率为300MHz，成本低至不到10美元，并且还提供了更高水平的集成特性，如处理器和存储器。

1.3FPGA的特点

FPGA采用了逻辑单元阵列(LCA，LogicCellArray)这样一个新概念，内部包括可配置逻辑模块(CLB，ConfigurableLogicBlock)、输入输出模块(IOB，InputOutputBlock)和内部连线(Interconnect)三个部分。

CLB是FPGA内的基本逻辑单元，具有相对独立的组合逻辑阵列，每个CLB都包含一个由4或6个输入、一些选型电路(多路复用器等)和触发器组成的可配置开关矩阵。开关矩阵是高度灵活的，可以进行配置以便处理组合逻辑、移位寄存器或RAM。每块芯片包含几十到近千个CLB，相互间通过互联布线进行连通。CLB提供了逻辑性能，灵活的互联布线在CLB和I/O之间发送信号。有几种布线方法，从CLB内部互联到实现时钟与其他全局信号低歪斜布线的水平和垂直长线。除非特别规定，对用户而言设计软件中的互联布线任务是透明的，这样就极大地降低了设计复杂度。

FPGA支持很多I/O标准，这样就为用户的系统提供了理想的接口连接。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。当今领先的FPGA提供了很多I/O组，实现了I/O支持的灵活性。

大多数FPGA均提供嵌入式BlockRAM存储器，这可以在用户的设计中实现片上存储器。业内大多数FPGA均提供数字时钟管理(Xilinx的全部FPGA均具有这种特性)。Xilinx推出的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并能够实现过滤功能。

FPGA的基本特点主要有：

(1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合适的芯片。

(2) FPGA可做其他全定制或半定制ASIC电路的中试样片。

(3) FPGA内部有丰富的触发器和I/O引脚。

(4) FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

(5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中的数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无需专用的FPGA编程器，只需用通用的EPROM、PROM编程器即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能，因此，FPGA的使用非常灵活。

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

1.4CPLD/FPGA的基本结构

1.4.1CPLD的基本结构

1)基于乘积项(Product-Term)的CPLD结构

通常把基于乘积项技术、Flash工艺的PLD叫做CPLD。采用这种结构的芯片有：Altera的MAX7000、MAX3000系列(EEPROM工艺)，Xilinx的XC9500系列(Flash工艺)和Lattice，Cypress的大部分产品(EEPROM工艺)。

以MAX7000为例，CPLD的总体结构如图1.1所示。图1.1基于乘积项的CPLD内部结构

CPLD可分为三块结构：宏单元(Marocell)、可编程连线(PIA)和I/O控制块。宏单元是PLD的基本结构，可以用来实现基本的逻辑功能。图1.1中灰色部分是多个宏单元的集合(因为宏单元较多，没有一一画出)。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入/输出的电气特性控制，比如可以设定集电极开路输出、摆率控制、三态输出等。图1.1左上方的INPUT/GCLK1、INPUT/GCLRn、INPUT/OE1、INPUT/OE2是全局时钟、清零和输出使能信号，这几个信号有专用连线与CPLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。CPLD的逻辑块互连是集中式的，其特点是等延时，任意两块之间的延时是相等的，这种结构给设计者带来很大方便。

宏单元的具体结构如图1.2所示。图1.2宏单元结构图1.2左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通，就是实现了“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图1.2右侧是一个可编程D触发器，它的时钟、清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑(乘积项阵列)产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。

2)乘积项结构PLD的逻辑实现原理

下面以一个简单的电路为例，具体说明PLD是如何利用以上结构实现逻辑的，电路如图1.3所示。图1.3乘积项结构CPLD的逻辑实现原理假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D+B*C*!D(!D表示D的“非”)。

PLD将以图1.4所示的方式来实现组合逻辑f。

A，B，C，D由PLD芯片的管脚输入后进入可编程连线阵列(PIA)，在内部会产生A、A反、B、B反、C、C反、D、D反8个输出。图中每一个叉表示相连(可编程熔丝导通)，所以可得到：f=f1+f2=(A*C*!D)+(B*C*!D)。这样组合逻辑就实现了。图1.3电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了如图1.3所示电路的功能。(以上这些步骤都是由软件自动完成的，不需要人为干预。)图1.4组合逻辑图1.3的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列， 再作为另一个宏单元的输入。这样CPLD就可以实现更复杂的逻辑了。

这种基于乘积项的CPLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。1.4.2FPGA

的基本结构

1)查找表(Look-Up-Table)的原理与结构

基于查找表技术、SRAM工艺、要外挂配置EEPROM的PLD叫做FPGA。采用这种结构的芯片有：Altera的ACEX系列、APEX系列、Xilinx的Spartan系列、Virtex系列等。

查找表(Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成是一个有4位地址线的16×1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子：

2)基于查找表(LUT)的FPGA的结构

XilinxSpartan-Ⅱ的内部结构如图1.5所示。图1.5Spartan-Ⅱ的内部结构

Spartan-Ⅱ主要包括CLBs、I/O块、RAM块和可编程连线。在Spartan-Ⅱ中，一个CLB包括2个Slices，每个Slices包括两个LUT、两个触发器和相关逻辑。Slices可以看成是

Spartan-Ⅱ实现逻辑的最基本结构。

Altera的FLEX/ACEX等芯片的结构如图1.6和1.7所示。

FLEX/ACEX的结构主要包括LAB、I/O块、EAB块和内部行/列连线。在FLEX/ACEX中，一个LAB包括8个逻辑单元(LE)，每个LE包括一个LUT、一个触发器和专用的信号通道。LE是FLEX/ACEX芯片实现逻辑的最基本结构。图1.6AlteraFLEX/ACEX芯片的内部结构图1.7逻辑单元(LE)内部结构

3)查找表结构的FPGA逻辑实现原理

下面以图1.3所示的电路为例，介绍查找表结构的FPGA逻辑实现原理。

A，B，C，D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连接到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现的。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了如图1.3所示电路的功能。(以上这些步骤都是由软件自动完成的，不需要人为干预。)图1.3所示的电路是一个很简单的例子，只需要一个LUT加上一个触发器就可以完成。对于一个LUT无法完成的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑。

由于LUT主要适合SRAM工艺生产，因此目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作。由于配置时间很短，因而不会影响系统正常工作。也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片。1.4.3CPLD与FPGA

比较

尽管CPLD和FPGA都是PLD器件，有很多相似点。但是由于两者在结构上存在差异，因此在使用过程中仍然有很大不同。这主要体现在：

(1)CPLD适合触发器有限而乘积项丰富的结构，适合完成算法和组合逻辑。FPGA适合触发器丰富的结构，适合完成时序逻辑。

(2)CPLD的运行速度一般优于FPGA，这是因为CPLD是逻辑块级编程，且其逻辑块互连是集中式的，CPLD通过修改具有固定内连电路的逻辑功能来编程。而FPGA是门级编程，且LAB之间是采用分布式互连的，FPGA主要通过改变内部连线的布线来编程。

(3) CPLD的逻辑块互连是集中式的，其特点是等延时，任意两块之间的延时是相等的，这种结构给设计者带来很大方便。FPGA的互连则是分布式的，其延时与系统的布局有关。

(4) CPLD主要是基于EEPROM或者Flash存储器编程，编程次数可达1万次，且在系统断电后，信息不会丢失。CPLD不需要外部存储器，使用较为简单。FPGA主要基于SRAM，优点是可进行任意次编程，并可在工作中快速编程，实现系统级的动态配置，因此可成为可重配置硬件。但是，由于其信息存放在外部存储器上，系统断电时信息会丢失，每次上电时，需要从器件的外部存储器或计算机中将编程数据写入SRAM中，使用较为复杂。 1.5XilinxFPGA产品介绍

1.5.1Xilinx公司概述

Xilinx公司是全球领先的可编程逻辑完整解决方案的供应商。Xilinx公司成立于1984年，Xilinx首创了现场可编程逻辑阵列(FPGA)这一创新性的技术，并于1985年首次推出商业化产品。Xilinx研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP(IntellectualProperty)核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，可以完成特定的逻辑操作。目前Xilinx满足了全世界对FPGA产品一半以上的需求。Xilinx产品还包括复杂可编程逻辑器件(CPLD)。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。Xilinx可编程逻辑解决方案缩短了电子设备制造商开发产品的时间并加快了产品面市的速度，从而减小了制造商的风险。与采用传统方法如固定逻辑门阵列相比，利用Xilinx可编程器件，客户可以更快地设计和验证自己的电路。而且，由于Xilinx器件是只需要进行编程的标准部件，客户不需要像采用固定逻辑芯片时那样等待样品或者付出巨额成本。Xilinx产品已经被广泛应用于从无线电话基站到DVD播放机的数字电子应用技术中。

XilinxVirtex系列产品是世界上最畅销的FPGA，1998首次发布的Virtex系列，促使Xilinx取得了当前市场的领导地位。2006年5月，Xilinx宣布推出最新的Virtex-5系列针对特定领域进行了优化的FPGA。该FPGA基于业内最先进的65nm三栅极氧化层技术、取得突破性进展的新ExpressFabric技术和公认的ASMBL架构，跟上一代90nmFPGA相比，其速度平均提高30%，容量增加65%，同时将动态功耗降低35%，并保持了相同的低静态功耗，而且还将占用的面积缩小了45%。

1998年，Xilinx通过发布Spartan系列引发了低成本FPGA革命。现在，Spartan系列产品已广泛用于大批量应用，如通信和消费类(如机顶盒和平板电视)。Spartan-3系列是目前最大批量的90nmFPGA产品。Xilinx最近推出了Spartan-3A和Spartan-3AN平台，增加了针对特定领域进行优化的SpartanFPGA平台。1.5.2XlinxFPGA产品

Xilinx的主流FPGA分为两大类：一种侧重低成本应用，容量中等，可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，能满足各类高端应用，如Virtex系列。用户可以根据自己实际应用在性能可以满足的情况下，优先选择低成本器件。下面分别介绍Xilinx公司主要的FPGA产品。

1．Virtex系列

Virtex系列有Virtex-Ⅱ、Virtex-ⅡPro、Virtex-4、Virtex-5和Virtex-E等平台。

1) Virtex-Ⅱ平台

Virtex-ⅡFPGA采用0.15μm、1.5V工艺技术制造而成，420M内部时钟，840Mb/s可编程I/O块。Xilinx为利用Virtex-ⅡFPGA进行高性能系统设计提供了所需的全部工具。它除了提供快速的开发软件平台以外，还提供先进的IP核解决方案、验证工具和信息资源，使整个设计流程大大加强。

2) Virtex-ⅡPro/Pro平台

Virtex-ⅡProFPGA采用0.13μm、1.5V工艺技术制造而成，整合了嵌入式PowerPC处理器和3.125Gb/sRocketIO串行收发器。

Virtex-ⅡPro平台FPGA，可以在单个器件中提供多达两个PowerPC405、32位RISC处理器核。这些业界标准的处理器提供了高性能和广泛的第三方支持。IBMPowerPC405核采用IP植入(IP-Immersion)架构集成到Virtex-ⅡPro器件中，IP植入架构允许硬IP核深入散布到FPGA构造中的任何位置。

设计人员知道，比起较宽的并行总线，高速串行接口使用较小的板面积，功耗也小。Virtex-ⅡProFPGA中的RocketIO收发器具有高带宽，所需的PCB迹线较少，从而简化了电路板设计。

Virtex-ⅡProSelectIO-Ultra技术提供的用户接口达1200个，支持的单端和差分电气I/O标准超过25个，可以在一个设备上实现多个并行系统接口标准。另外，受XCITE技术的推动，IOB提供了片上数控阻抗，用以消除外部终端电阻，从而提高了信号完整性，节省了板空间和成本。

3) Virtex-E/EM平台

Virtex-E于1999年推出，Virtex-EM于2000年推出。两者工作电压为1.8V，采用0.18 μm处理工艺制造而成，Virtex-EM针对高度缓冲的应用扩展了存储容量。

4) Vritex-4平台

Virtex-4系列将高级硅片组合模块(ASMBL)架构与种类繁多的灵活功能相结合，大大提高了可编程逻辑设计能力，从而成为替代ASIC技术的强有力产品。Virtex-4FPGA由LX、FX和SX三个平台系列组成，为满足各种复杂应用提供多种功能选择和组合。Virtex-4硬IP核块的庞大阵列包括PowerPC处理器(带有新型APU接口)、三态以太网MAC、622Mb/s到6.5Gb/s串行收发器、专用DSPSlice、高速时钟管理电路和源同步接口块。Virtex-4器件采用90nm铜工艺，使用300mm(12英寸)晶片技术生产。

XilinxVirtex-4系列器件使FPGA得到更加广泛的应用。通过提供针对3个应用领域进行了优化的平台以及17种器件选项，Virtex-4FPGA系列以更低的成本实现了性能突破，提供了可以替代ASIC和ASSP的选择。

Virtex-4具有如下技术特点：

(1)架构性能。Xilinx通过使用90nm技术构建Virtex-4器件。新型高速进位逻辑，使性能更高。使用一组真实设计来评估逻辑架构的性能，结果表明平均性能优势为15%，比最接近的90nm的竞争产品性能高出70%。Virtex-4器件还免费提供了额外的速度级别优势。

(2) DSP性能。Xilinx通过配置XtremeDSP™块来实现乘法器、计数器、乘累加器和更多功能，而无需消耗逻辑架构资源。利用以500MHz速度运行的512个XtremeDSP块，XC4VSX55器件可以提供256GigaMAC/秒(GMACS)性能。

(3)嵌入式处理。Virtex-4中提供带内置处理器核的FPGA。Virtex-4增强型PowerPC405核在450MHz时可提供680DMIPS的性能，新型辅助处理器单元(APU)控制器通过把定制协处理器和硬件加速器整合起来，达到了新的性能水平。

(4) 改善有效性能的技术。Virtex-4利用片上资源实现最高性能、需要时钟和数据信号完整性。Virtex-4FPGA具有低歪斜失真、低抖动500MHz微分时钟结构，灵活性大大提高。由于使用专用的ASMBL技术和丰富的PWR/GND管脚，实现了先进的封装技术和倒装芯片安装技术；通过使封装和PCB电感最小化，提高了信号完整性。XCITE片上信号终端技术提供数控阻抗，在最小化系统元件数目和成本的同时，优化元件的调谐性能。

每兆赫兹的功耗更低，意味着在预计功率范围内可以实现更高的性能。Virtex-4FPGA采用90nm技术降低了动态功耗，采用三栅极氧化层技术降低了静态功耗。同以前的FPGA产品相比，功耗降低了50%，比最接近的采用90nm工艺的产品具有明显的优势。

Virtex-4系列以最低的成本实现了性能突破，并有多个平台供选择：

● LX：高性能逻辑；

● SX：超高性能信号处理；

● FX：嵌入式处理与串行连接功能。

Virtex-4FPGA利用1.2V、90nm三栅极氧化层技术制造而成，与前一代器件相比，其性能和密度均加倍，而功耗却减半。

跟90nmFPGA相比，Virtex-4FPGA具有重要优势：性能——在各项性能指标上均击败竞争的FPGA；低功耗——每个FPGA节省1～5W的功率；出色的信号完整性——SSO噪声和串扰降低了7倍；高带宽存储器接口；高的逻辑集成度。表1.1为Virtex-4性能数据表。表1.1Virtex-4性能数据表

5) Vritex-5平台

Virtex-5系列采用第二代ASMBL(高级硅片组合模式)列式架构，包含四种截然不同的平台(子系列)，比此前任何FPGA系列提供的选择范围都大。每种平台都包含不同的功能配比，以满足诸多高级逻辑设计的需求。除了先进的高性能逻辑架构，Virtex-5FPGA还包含多种硬IP系统模块，包含强大的36KbBlockRAM/FIFO、第二代25×18DSPSlice、带有内置数控阻抗的SelectIO技术、ChipSync源同步接口模块、系统监视器功能、带有集成DCM(数字时钟管理器)和锁相环(PLL)时钟发生器的增强型时钟管理器模块以及高级配置选项。LXT和SXT器件还包含针对增强型串行连接的电源优化高级串行收发器模块、一个符合PCIExpress的集成端点模块和三态以太网MAC(媒体访问控制器)。Virtex-5FPGA以65nm铜工艺技术为基础，是定制ASIC技术的可编程替代方案。大多数高级系统设计都需要FPGA的可编程能力。Virtex-5FPGA的逻辑、DSP、软/硬微处理器和连接功能提供了很好的解决方案，可以满足高性能逻辑设计人员、高性能DSP设计人员和高性能嵌入式设计人员的需求。Virtex-5LXT、SXT和FXT平台具有先进的高速串行连接功能和链路/事务层功能。

Virtex-5FPGA的逻辑单元高达330000个、 I/O管脚高达1200个，带有低功耗RocketIO串行收发器、内置式PCIExpress端点和以太网MAC模块以及其他增强型IP，提供了集成式系统级性能，从而缩短了设计周期，并削减了系统成本。可以在以下应用中采用Virtex-5FPGA来代替ASIC和ASSP：如网络、电信、存储、服务器、计算、无线、广播、视频、成像、医疗、工业和军用。

Virtex-5具有如下技术特点：

(1) ExpressFabric技术。新的ExpressFabric

技术提供了业界首个真正的6输入LUT结构，可以将性能提升两个速度级别。新的对角对称布线使CLB连线经过的开关点更少，从而降低了布线延迟。

(2)片上存储器。11.6Mb内部BlockRAM(每个存储器模块大小为36Kb)，以550MHz的工作速率运行，使用户能够缓冲数据，实现有效的数据处理。用户也可以把这些存储器配置成工作频率为550MHz的FIFO，而无需消耗外部资源。

(3)嵌入式DSP块。DSP48Eslice中的25×18乘法器无需消耗逻辑结构资源，即可实现单精度浮点运算和用于实现众多DSP功能的多种滤波器设计。专门的布线可以实现有效的加法链结构。

(4)高速I/O存储器接口。 Virtex-5FPGA具有1.25Gb/sLVDS和800Mb/s单端I/O口，能支持宽范围的电气标准，从而为实现芯片与芯片、板与板、设备与设备间的最大可能带宽提供了足够的设计灵活性。

SelectIO块和ChipSync电路，使用户能够实现高速源同步存储器接口。Virtex-5FPGA低歪斜、低抖动的550MHz差分时钟结构，能够保证时钟和数据信号的完整性。新的时钟管理管道结合了用于精确时钟合成的数字时钟管理器(DCM)和用于降低抖动的锁相环(PLL)。通过专有的ASMBL技术和大量的电源/接地引脚而实现的Sparsechevron封装技术和倒装片组装技术，使封装和PCB中的电感得以最小化，从而提高了信号完整性。片上有源信号终端技术提供了数控阻抗(DCI)，能够选择性地调整元件之间的互连，并降低系统元件数和成本。

Virtex-5FPGA采用65nm技术降低动态功耗，采用三栅极氧化层技术降低静态功耗。

Virtex-5FPGA提供了4种新型平台，每种平台都在高性能逻辑、串行连接功能、信号处理和嵌入式处理性能方面实现了很好的平衡。现有的3种平台如下：

● LX：针对高性能逻辑进行了优化；● LXT：针对具有低功耗串行连接功能的高性能逻辑进行了优化；

● SXT：针对具有低功耗串行连接功能的DSP和存储器密集型应用进行了优化。

Virtex-5具有以下优势：新的ExpressFabric技术将性能提升了2个速度级别；利用简便易用的高速串行解决方案来优化I/O带宽、功耗和成本；降低功耗预算；利用SelectIO技术；降低系统成本。表1.2为Virtex-5系统性能比较。表1.2Virtex-5系统性能比较

2.Spartan系列

1) Spartan-3平台

Spartan-3FPGA采用最新的90nm技术，以突出的价格点来实现重大特性。它们已为众多市场(如消费类、数字视频、工业、医疗、通信和计算机)所采用。Spartan-3FPGA八款器件的密度范围为5～500万系统门；1.8Mbit的BlockRAM；24～784个I/O管脚(每种逻辑密度的器件有多种I/O选择)；数字时钟管理(去除了分立的DLL/PLL和移相器)；嵌入式18×18乘法器支持高性能DSP应用。

Spartan-3FPGA具有以下特点：

(1)连接功能解决方案。系统连接功能包括物理并行I/O接口和大带宽所需要的协议。全部的Spartan-3器件I/O管脚都支持全SelectIO–Ultra功能，实现了快速、灵活的电接口。

(2)DSP解决方案。每秒可以完成18亿次乘和累加操作(MAC)；104个18×18嵌入式乘法器，用于实现紧密的DSP结构，如MAC引擎及自适应、全并行FIR滤波器；SRL16移位寄存器逻辑和分布式存储器，可用于构建高密度DSP结构，如滤波器；BlockRAM可用于存储部分积和系数；复杂的DSP算法(如向前纠错(FEC)编解码器、滤波器)用于数字通信与成像应用；普通功能(如运行速率为8.1MSPS的单通道、64抽头FIR滤波器)能够以经济的成本实现。

Xilinx包含Spartan-3FPGA的MicroBlaze32位软处理器将完整的处理引擎、全部的控制功能与附加支持逻辑集成到单个成本效益型平台内，这提供了：成本非常低廉的在Spartan-3FPGA中组合MicroBlaze32位软处理器的有效部分；带有硬件、软件、工具与设计实例的完整定制解决方案；带有MicroBlaze的Spartan系列FPGA和Virtex-ⅡProPowerPC解决方案。

2) Spartan-3A

Spartan-3A平台是针对连接功能解决方案创建的业内领先平台。它支持各种流行和新型I/O标准，以及大量预制的知识产权(IP)解决方案，使其成为桥接、差分信号和存储器接口应用的理想之选。

Spartan-3A具有以下特点：

(1)可配置逻辑块(CLB)。CLB包含查找表(LUT)，可以实现用作触发器或锁存的逻辑和存储元件。CLB可以执行各种逻辑功能，并能存储数据。

●单位CLB有4个Slice，2个用于实现存储器，2个用于实现逻辑功能；

●宽输入功能，1个CLB中有一个16∶1多路复用器；●快速算法功能，单位CLB列有2个先行进位链；

●可级联的4个16位可寻址移位寄存器；

●除了快速直接布线以外，还可以通过开关矩阵实现通用布线。

(2)精确时钟管理资源。自校准、全数字解决方案可以用于对时钟信号进行分配、延迟、乘法、除法和相移等操作。

●数字时钟管理器(DCM)8个；

●可产生5～333MHz的频率；

●针对0°、90°、180°或270°的相移控制；

●精确控制(1/256时钟周期),用于实现时钟数据同步；

●精确的生成50/50的占空比；

●温度补偿。

(3)灵活的存储器架构。在CLB内的专用BlockRAM模块或分布式RAM中以18Kb双端口模块形式进行的数据存储可以提供很好的粒度和有效的利用区域。

●由可级联18K模块组成的576Kb的BlockRAM；

● 176Kb的分布式SelectRAM+存储器；

●可以配置成单端口或双端口RAM；

● BlockRAM支持多种深宽比、数据带宽转换与奇偶性；

● SRL16移位寄存器可以在CLB查找表中实现，并且可以进行级联来形成较长的移位寄存器。

(4)高级I/O结构。高级接口支持26种不同的单端与差分I/O标准：

●最高达502个I/O管脚；

●单位I/O的数据传输速率为622Mb/s；

●双数据速率(DDR)支持333Mb/s的速率。

(5) 90nm工艺制造。90nm工艺降低了批量生产的风险，同时削减了成本敏感型应用的成本。

(6)嵌入式乘法器。嵌入式乘法器可以用来实现简单的算法与算术功能以及超过每秒3300亿MAC运算的高级DSP功能。

● DSP协处理功能，如MAC引擎、分布式算法和全并行FIR滤波器；●高达32个18×18嵌入式乘法器支持18位有符号或17位无符号乘法，还可以进行级联，从而支持更宽的位；

●片上存储器与逻辑单元协同工作，构建紧密的常系数乘法器；精确控制(1/256时钟周期)，用于实现时钟数据同步；

●逻辑单元乘法器可通过用户首选的算法来实现，如Baugh-Wooley、Booth与Wallace树。

Spartan-3A平台整合了各种创新特性，帮助用户极大地削减了系统总成本。利用独特的器件DNAID技术，实现了业内首款FPGA电子序列号；另外提供了经济、功能强大的机制来防止发生篡改、克隆和过度设计的现象。并且，具有集成式看门狗监控功能的增强型多重启动特性用于支持商用Flash存储器。

3) Spartan-3E

Spartan-3EFPGA在数字视频、工业、医疗、通信与数字消费电子应用中呈现出的大容量，成为以门电路为核心的可编程逻辑设计的理想选择。

Spartan-3E具有以下特点：

(1)连接功能解决方案。连接功能解决方案提供了：

●兼容PCI32/33和64/66；

●兼容PCI-X100MHz；

●物理接口和系统元件；

● 18种I/O标准、DDRI/O寄存器、DCM；

●理想的桥接功能。

(2) DSP解决方案。Spartan-3EFPGA有助于高效构建DSP解决方案，可以处理：

●提供每秒高达91亿次的乘累加(MAC)；

● 36个18×18嵌入式乘法器，用于实现紧密的DSP结构，如MAC引擎及自适应、全并行FIR滤波器；

● SRL16移位寄存器逻辑和分布式存储器可用于构建高密度DSP结构，如滤波器；

● BlockRAM可用于存储部分积和系数；

●复杂的DSP算法(如向前纠错(FEC)编解码器、滤波器)，用于